I2S總線簡(jiǎn)介

　　音響數(shù)據(jù)的采集、處理和傳輸是多媒體技術(shù)的重要組成部分。眾多的數(shù)字音頻系統(tǒng)已經(jīng)進(jìn)入消費(fèi)市場(chǎng)，例如數(shù)字音頻錄音帶、數(shù)字聲音處理器。對(duì)于設(shè)備和生產(chǎn)廠家來說，標(biāo)準(zhǔn)化的信息傳輸結(jié)構(gòu)可以提高系統(tǒng)的適應(yīng)性。I2S(Inter—IC Sound)總線是飛利浦公司為數(shù)字音頻設(shè)備之間的音頻數(shù)據(jù)傳輸而制定的一種總線標(biāo)準(zhǔn)，該總線專責(zé)于音頻設(shè)備之間的數(shù)據(jù)傳輸，廣泛應(yīng)用于各種多媒體系統(tǒng)。它采用了沿獨(dú)立的導(dǎo)線傳輸時(shí)鐘與數(shù)據(jù)信號(hào)的設(shè)計(jì)，通過將數(shù)據(jù)和時(shí)鐘信號(hào)分離，避免了因時(shí)差誘發(fā)的失真，為用戶節(jié)省了購買抵抗音頻抖動(dòng)的專業(yè)設(shè)備的費(fèi)用。

I2S總線規(guī)范

　　在飛利浦公司的I2S標(biāo)準(zhǔn)中，既規(guī)定了硬件接口規(guī)范，也規(guī)定了數(shù)字音頻數(shù)據(jù)的格式。I2S有3個(gè)主要信號(hào)：1.串行時(shí)鐘SCLK，也叫位時(shí)鐘（BCLK），即對(duì)應(yīng)數(shù)字音頻的每一位數(shù)據(jù)，SCLK都有1個(gè)脈沖。SCLK的頻率=2×采樣頻率×采樣位數(shù)

　　2. 幀時(shí)鐘LRCK，(也稱WS)，用于切換左右聲道的數(shù)據(jù)。LRCK為“1”表示正在傳輸?shù)氖亲舐暤赖臄?shù)據(jù)，為“0”則表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù)。LRCK的頻率等于采樣頻率。3.串行數(shù)據(jù)SDATA，就是用二進(jìn)制補(bǔ)碼表示的音頻數(shù)據(jù)。

　　有時(shí)為了使系統(tǒng)間能夠更好地同步，還需要另外傳輸一個(gè)信號(hào)MCLK，稱為主時(shí)鐘，也叫系統(tǒng)時(shí)鐘（Sys Clock），是采樣頻率的256倍或384倍。

　　串行數(shù)據(jù)（SD）

　　I2S格式的信號(hào)無論有多少位有效數(shù)據(jù)，數(shù)據(jù)的最高位總是出現(xiàn)在LRCK變化（也就是一幀開始）后的第2個(gè)SCLK脈沖處。這就使得接收端與發(fā)送端的有效位數(shù)可以不同。如果接收端能處理的有效位數(shù)少于發(fā)送端，可以放棄數(shù)據(jù)幀中多余的低位數(shù)據(jù)；如果接收端能處理的有效位數(shù)多于發(fā)送端，可以自行補(bǔ)足剩余的位。這種同步機(jī)制使得數(shù)字音頻設(shè)備的互連更加方便，而且不會(huì)造成數(shù)據(jù)錯(cuò)位。

　　隨著技術(shù)的發(fā)展，在統(tǒng)一的 I2S接口下，出現(xiàn)了多種不同的數(shù)據(jù)格式。根據(jù)SDATA數(shù)據(jù)相對(duì)于LRCK和SCLK的位置不同，分為左對(duì)齊（較少使用）、I2S格式（即飛利浦規(guī)定的格式）和右對(duì)齊（也叫日本格式、普通格式）。

　　為了保證數(shù)字音頻信號(hào)的正確傳輸，發(fā)送端和接收端應(yīng)該采用相同的數(shù)據(jù)格式和長(zhǎng)度。當(dāng)然，對(duì)I2S格式來說數(shù)據(jù)長(zhǎng)度可以不同。

　　字段（聲道）選擇（WS）

　　命令選擇線表明了正在被傳輸?shù)穆暤馈?/p>

　　WS=0，表示正在傳輸?shù)氖亲舐暤赖臄?shù)據(jù)。

　　WS=1，表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù)。

　　WS可以在串行時(shí)鐘的上升沿或者下降沿發(fā)生改變，并且WS信號(hào)不需要一定是對(duì)稱的。在從屬裝置端，WS在時(shí)鐘信號(hào)的上升沿發(fā)生改變。WS總是在最高位傳輸前的一個(gè)時(shí)鐘周期發(fā)生改變，這樣可以使從屬裝置得到與被傳輸?shù)拇袛?shù)據(jù)同步的時(shí)間，并且使接收端存儲(chǔ)當(dāng)前的命令以及為下次的命令清除空間。

　　電氣規(guī)范：

　　輸出電壓:

　　VL <0.4V

　　VH>2.4V

　　輸入電壓

　　VIL=0.8V

　　VIH=2.0V

　　注：目前使用的TTL電平標(biāo)準(zhǔn)，隨著其他IC（LSI）的流行，其他電平也會(huì)支持。

　　時(shí)序要求：

　　在I2s總線中，任何設(shè)備都可以通過提供必需的時(shí)鐘信號(hào)成為系統(tǒng)的主導(dǎo)裝置，而從屬裝置通過外部時(shí)鐘信號(hào)來得到它的內(nèi)部時(shí)鐘信號(hào)，這就意味著必須重視主導(dǎo)裝置和數(shù)據(jù)以及命令選擇信號(hào)之間的傳播延遲，總的延遲主要由兩部分組成：

　　外部時(shí)鐘和從屬裝置的內(nèi)部時(shí)鐘之間的延遲

　　內(nèi)部時(shí)鐘和數(shù)據(jù)信號(hào)以及命令選擇信號(hào)之間的延遲

　　對(duì)于數(shù)據(jù)和命令信號(hào)的輸入，外部時(shí)鐘和內(nèi)部時(shí)鐘的延遲不占據(jù)主導(dǎo)地位，它只是延長(zhǎng)了有效的建立時(shí)間(set—up time)。延遲的主要部分是發(fā)送端的傳輸延遲和設(shè)置接收端所需的時(shí)間。

　　T是時(shí)鐘周期，Tr是最小允許時(shí)鐘周期，T>Tr這樣發(fā)送端和接收端才能滿足數(shù)據(jù)傳輸速率的要求。

　　對(duì)于所有的數(shù)據(jù)速率，發(fā)送端和接收端均發(fā)出一個(gè)具有固定的傳號(hào)空號(hào)比(mark—space ratio)的時(shí)鐘信號(hào)，所以t LC和tHC是由T所定義的。 t LC和tHC必須大于0.35T，這樣信號(hào)在從屬裝置端就可以被檢測(cè)到。

　　延遲(tdtr)和最快的傳輸速度(由Ttr定義)是相關(guān)的，快的發(fā)送端信號(hào)在慢的時(shí)鐘上升沿可能導(dǎo)致tdtr不能超過tRC而使thtr為零或者負(fù)。只有tRC不大于tRCmax的時(shí)候(tRCmax>：0.15T)，發(fā)送端才能保證thtr大于等于0。

　　為了允許數(shù)據(jù)在下降沿被記錄，時(shí)鐘信號(hào)上升沿及T相關(guān)的時(shí)間延遲應(yīng)該給予接收端充分的建立時(shí)間(set-up time)。

　　數(shù)據(jù)建立時(shí)間(set-up time)和保持時(shí)間(hold time)不能小于指定接收端的建立時(shí)間和保持時(shí)間。

I2S總線結(jié)構(gòu)配置

　　隨著WS信號(hào)的改變，導(dǎo)出一個(gè)WSP脈沖信號(hào)，進(jìn)入并行移位寄存器，從而輸出數(shù)據(jù)被激活。串行數(shù)據(jù)的默認(rèn)輸入是0，因此所有位于最低位(LSB)后的數(shù)據(jù)將被設(shè)置為0。

　　隨著第一個(gè)WS信號(hào)的改變，WSP在SCK信號(hào)的下降沿重設(shè)計(jì)數(shù)器。在“1 out of n”譯碼器對(duì)計(jì)數(shù)器數(shù)值進(jìn)行譯碼后，第一個(gè)串行的數(shù)據(jù)(MSB)在SCK時(shí)鐘信號(hào)的上升沿被存放進(jìn)入B1，隨著計(jì)數(shù)器的增長(zhǎng)，接下來的數(shù)據(jù)被依次存放進(jìn)入B2到Bn中。在下一個(gè)WS信號(hào)改變的時(shí)候，數(shù)據(jù)根據(jù)WSP脈沖的變化被存放進(jìn)入左(聲道)鎖存器或者右(聲道)鎖存器，并且將B2一Bn的數(shù)據(jù)清除以及計(jì)數(shù)器重設(shè)，如果有冗余的數(shù)據(jù)則最低位之后的數(shù)據(jù)將被忽略。注意：譯碼器和計(jì)數(shù)器(虛線內(nèi)的部分)可以被一個(gè)n比特移位寄存器所代替。

IIS總線接口可作為一個(gè)編碼解碼接口與外部8/16位的立體聲音頻解碼電路（CODEC IC）相連，從而實(shí)現(xiàn)微唱片和便攜式應(yīng)用。它支持IIS數(shù)據(jù)格式和MSB-Justified 數(shù)據(jù)格式。IIS總線接口為先進(jìn)先出隊(duì)列FIFO的訪問提供DMA傳輸模式來取代中斷模式，可同時(shí)發(fā)送和接收數(shù)據(jù)，也可只發(fā)送或接收數(shù)據(jù)。