信號(hào)完整性分析基礎(chǔ)系列之九--時(shí)鐘的抖動(dòng)測(cè)量與分析
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時(shí)鐘抖動(dòng)的分類與定義
時(shí)鐘抖動(dòng)通常分為時(shí)間間隔誤差（Time Interval Error，簡(jiǎn)稱TIE），周期抖動(dòng)（Period Jitter）和相鄰周期抖動(dòng)（cycle to cycle jitter）三種抖動(dòng)。
TIE又稱為phase jitter，是信號(hào)在電平轉(zhuǎn)換時(shí)，其邊沿與理想時(shí)間位置的偏移量。理想時(shí)間位置可以從待測(cè)試時(shí)鐘中恢復(fù)，或來(lái)自于其他參考時(shí)鐘。Period Jitter是多個(gè)周期內(nèi)對(duì)時(shí)鐘周期的變化進(jìn)行統(tǒng)計(jì)與測(cè)量的結(jié)果。Cycle to cycle jitter是時(shí)鐘相鄰周期的周期差值進(jìn)行統(tǒng)計(jì)與測(cè)量的結(jié)果。
對(duì)于每一種時(shí)鐘抖動(dòng)進(jìn)行統(tǒng)計(jì)和測(cè)量，可以得到其抖動(dòng)的峰峰值和RMS值（有效值），峰峰值是所有樣本中的抖動(dòng)的最大值減去最小值，而RMS值是所有樣本統(tǒng)計(jì)后的標(biāo)準(zhǔn)偏差。如下圖1為某100M時(shí)鐘的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的計(jì)算方法。
圖1：三種時(shí)鐘抖動(dòng)的計(jì)算方法時(shí)鐘抖動(dòng)的應(yīng)用范圍
在三種時(shí)鐘抖動(dòng)中，在不同的應(yīng)用范圍需要重點(diǎn)測(cè)量與分析某類時(shí)鐘抖動(dòng)。TIE抖動(dòng)是最常用的抖動(dòng)指標(biāo)，在很多芯片的數(shù)據(jù)手冊(cè)上通常都規(guī)定了時(shí)鐘TIE抖動(dòng)的要求。對(duì)于串行收發(fā)器的參考時(shí)鐘，通常測(cè)量其TIE抖動(dòng)。如下圖2所示，在2.5Gbps的串行收發(fā)器芯片的發(fā)送端，參考時(shí)鐘為100MHz，鎖相環(huán)25倍頻到2.5GHz后，為Serializer（并行轉(zhuǎn)串行電路）提供時(shí)鐘。當(dāng)參考時(shí)鐘抖動(dòng)減小時(shí)，TX輸出的串行數(shù)據(jù)的抖動(dòng)隨之減小，因此，需要測(cè)量該參考時(shí)鐘的TIE抖動(dòng)。另外，用于射頻電路的時(shí)鐘通常也需測(cè)量其TIE抖動(dòng)（相位抖動(dòng)）。
在并行總線系統(tǒng)中，通常重點(diǎn)關(guān)注period jitter和cycle to cycle jitter。比如在共同時(shí)鐘總線（common clock bus）中（如圖3所示），完整的數(shù)據(jù)傳輸需要兩個(gè)時(shí)鐘脈沖，第一個(gè)脈沖用于把數(shù)據(jù)鎖存到發(fā)送芯片的IO Buffer，第二個(gè)脈沖將數(shù)據(jù)鎖存到接收芯片中，在一個(gè)時(shí)鐘周期內(nèi)讓數(shù)據(jù)從發(fā)送端傳送到接收端，當(dāng)發(fā)送端到接收端傳輸延遲（flight time）過(guò)大時(shí)，數(shù)據(jù)的建立時(shí)間不夠，傳輸延遲過(guò)小時(shí)，數(shù)據(jù)的保持時(shí)間不夠；同理，當(dāng)這一個(gè)時(shí)鐘的周期值偏大時(shí)，保持時(shí)間不夠；周期值偏小時(shí)，建立時(shí)間不夠。可見(jiàn)，時(shí)鐘周期的變化直接影響建立保持時(shí)間，需要測(cè)量period jitter和cycle to cycle jitter。關(guān)于共同時(shí)鐘總線的時(shí)序分析的詳細(xì)講解，請(qǐng)參考Stephen H. Hall、Garrett W. Hall和James A. McCall寫(xiě)的信號(hào)完整性分析書(shū)籍：《High-Speed Digital System Design》。
另外一種常見(jiàn)的并行電路－源同步總線（Source Synchronous bus），通常也重點(diǎn)測(cè)量period jitter和cycle to cycle jitter。比如DDR2就屬于源同步總線，在Intel DDR2 667/800 JEDEC Specification Addendum規(guī)范中定義了時(shí)鐘的抖動(dòng)測(cè)試包括周期抖動(dòng)和相鄰周期抖動(dòng)，分別如表格1中tJIT(per)和tJIT(cc)，此外，還需要測(cè)量N-Cycle jitter，即N個(gè)周期的相鄰周期抖動(dòng)，比如表格1中tERR(2per)是連續(xù)2個(gè)周期的周期值與下2個(gè)周期的周期值的時(shí)間差，tERR(3per)是3個(gè)周期組合的相鄰周期抖動(dòng)，依此類推。
表1：DDR2-667/800的時(shí)鐘抖動(dòng)要求時(shí)鐘抖動(dòng)的來(lái)源和分解
時(shí)鐘的抖動(dòng)可以分為隨機(jī)抖動(dòng)（Random Jitter，簡(jiǎn)稱Rj）和固有抖動(dòng)（Deterministic jitter），隨機(jī)抖動(dòng)的來(lái)源為熱噪聲、Shot Noise和Flick Noise，與電子器件和半導(dǎo)體器件的電子和空穴特性有關(guān)，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機(jī)抖動(dòng)；固定抖動(dòng)的來(lái)源為：開(kāi)關(guān)電源噪聲、串?dāng)_、電磁干擾等等，與電路的設(shè)計(jì)有關(guān)，可以通過(guò)優(yōu)化設(shè)計(jì)來(lái)改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。和串行數(shù)據(jù)的抖動(dòng)分解很相似，時(shí)鐘的抖動(dòng)可以分為Dj和Rj。但不同的是，時(shí)鐘的固有抖動(dòng)中通常只有周期性抖動(dòng)（Pj），不包括碼間干擾（ISI）。當(dāng)時(shí)鐘的上下邊沿都用來(lái)鎖存數(shù)據(jù)時(shí)占空比時(shí)鐘（DCD）計(jì)入固有抖動(dòng)，否則不算固有抖動(dòng)。
時(shí)鐘抖動(dòng)測(cè)量方法
在上個(gè)世紀(jì)90年代，抖動(dòng)的測(cè)量方法非常簡(jiǎn)單,示波器觸發(fā)到時(shí)鐘的一個(gè)上升沿，使用余輝模式，測(cè)量下一個(gè)上升沿余輝在判定電平上（通常為幅度的50％）的水平寬度。測(cè)量水平寬度有兩種方法。第一種使用游標(biāo)測(cè)量波形邊沿余輝的寬度，如下圖4所示。由于像素偏差或屏幕分辨率(量化誤差)會(huì)降低精度，而且引入了觸發(fā)抖動(dòng)，所以這種方法誤差較大。
圖4：使用模擬余輝加游標(biāo)來(lái)測(cè)量抖動(dòng)
第二種使用直方圖，對(duì)邊沿余輝的水平方向進(jìn)行直方圖統(tǒng)計(jì)，如下圖5所示。測(cè)量直方圖的最左邊到最右邊的間距即為抖動(dòng)的峰峰值（168皮秒）。這種方法的缺點(diǎn)是：引入了示波器的觸發(fā)抖動(dòng)；一次只測(cè)量一個(gè)周期，測(cè)試效率低，某些出現(xiàn)頻率低的抖動(dòng)在短時(shí)間內(nèi)不能測(cè)量到。
評(píng)論