示波器夢想之方案選擇
圖1方案一系統(tǒng)框圖
這種方案結(jié)構(gòu)較為簡潔,但很明顯,A/D的最高采樣速度達(dá)1MHz,由普通單片機(jī)直接處理這樣速率的數(shù)據(jù)難以勝任,采用高檔單片機(jī)甚至采用DSP芯片,將大大增加開發(fā)的難度。而且目前常用的外接RAM芯片時(shí)鐘周期一般為40MHz~50MHz,難以達(dá)到高速數(shù)據(jù)存儲的要求。
方案二:用FPGA可編程邏輯器件作為控制及數(shù)據(jù)處理的核心,利用FPGA的層次化存儲器系統(tǒng)結(jié)構(gòu),使用FPGA內(nèi)部集成的基本邏輯功能塊配置成雙端口同步RAM對采集信號進(jìn)行存儲,完成設(shè)計(jì)指標(biāo)。其系統(tǒng)框圖如圖2。
圖2方案二系統(tǒng)框圖
由于FPGA可在線編程,因此大大加快了開發(fā)速度。電路中的大部分邏輯控制功能都由單片F(xiàn)PGA完成,多個(gè)功能模塊如采樣頻率控制模塊、數(shù)據(jù)存儲模塊都集中在單個(gè)芯片上,大大簡化了外圍硬件電路設(shè)計(jì),增加了系統(tǒng)的穩(wěn)定性和可靠性。FPGA的高速性能比其他控制芯片更適合于高速數(shù)據(jù)采集和處理,而且使用FPGA內(nèi)部存儲模塊完成輸入信號的量化存儲,在存儲速度上有著外接RAM無法比擬的優(yōu)勢。
方案三:以Cortex-M3內(nèi)核的STM32為主控制器的方案如下:
微處理器采用意法半導(dǎo)體的32位處理器STM32F103VET6,其內(nèi)部是ARM公司Cortex-M3內(nèi)核,工作主頻最高可達(dá)72MHz,再在其上面移植開源的實(shí)時(shí)操作系統(tǒng)uC/OS-II系統(tǒng),確保系統(tǒng)的實(shí)時(shí)性和穩(wěn)定性。由于高速A/D轉(zhuǎn)換器的速度太快,STM32處理數(shù)據(jù)的速度跟不上,所以在中間加入FIFO高速緩存器。利用STM32內(nèi)部自帶的FSMC(靈活的靜態(tài)存儲器控制器)來控制TFT液晶屏刷新波形,可實(shí)現(xiàn)更高頻率的信號的波形刷新和顯示。此為,利用STM32的高級定時(shí)器可輸出高達(dá)12MHz的時(shí)鐘,可以作為高速A/D轉(zhuǎn)換器的采樣時(shí)鐘和FIFO存儲器的控制時(shí)鐘,從而避免了一大堆由有源晶振和數(shù)字芯片組成的時(shí)鐘電路。
方案比較:
方案一雖然簡單,但是51單片機(jī)處理能力有限,無法實(shí)現(xiàn)數(shù)字示波器的基本指標(biāo);
方案二采用FPGA雖然能深入開發(fā)數(shù)字示波器,然而,其成本偏高,即使加入SOPC軟核,其軟件壓力也很大(后期為了提高性能可以用FPGA來做的)。
方案三是能夠?qū)崿F(xiàn)嵌入式數(shù)字示波器基本指標(biāo)的良好方案,器件成本不高,實(shí)時(shí)操作系統(tǒng)uC/OS-II 簡化編程,提供系統(tǒng)實(shí)時(shí)性和穩(wěn)定性。
因此,本設(shè)計(jì)最終選擇方案三開展設(shè)計(jì)。
評論