FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計(jì)技巧

FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計(jì)好專(zhuān)用管腳的電路，通用I/O的連接可以自己定義。因此，FPGA的電路設(shè)計(jì)中會(huì)有一些特殊的技巧可以參考。

2.3.1 管腳兼容性設(shè)計(jì)

前面的內(nèi)容提到過(guò)，FPGA在芯片選項(xiàng)的時(shí)候要盡量選擇兼容性好的封裝。那么，在硬件電路設(shè)計(jì)時(shí)，就要考慮如何兼容多種芯片的問(wèn)題。

例如，紅色颶風(fēng)II代－Altera的開(kāi)發(fā)板就是兼容了EP1C6Q240和EP1C12Q240兩個(gè)型號(hào)的FPGA。這兩個(gè)芯片有12個(gè)I/O管腳定義是不同的。在EP1C6Q240芯片上，這12個(gè)I/O是通用I/O管腳，而在EP1C12Q240芯片上，它們是電源和地信號(hào)。

為了能保證兩個(gè)芯片在相同的電路板上都能工作，我們就必須按照EP1C12Q240的要求來(lái)把對(duì)應(yīng)管腳連接到電源和地平面。因?yàn)?，通用的I/O可以連接到電源或者地信號(hào)，但是電源或者地信號(hào)卻不能作為通用I/O。

在相同封裝、兼容多個(gè)型號(hào)FPGA的設(shè)計(jì)中，一般的原則就是按照通用I/O數(shù)量少的芯片來(lái)設(shè)計(jì)電路。

2.3.2 根據(jù)電路布局來(lái)分配管腳功能

FPGA的通用I/O功能定義可以根據(jù)需要來(lái)指定。在電路圖設(shè)計(jì)的流程中，如果能夠根據(jù)PCB的布局來(lái)對(duì)應(yīng)的調(diào)整原理圖中FPGA的管腳定義，就可以讓后期的布線工作更順利。

例如，如圖2.1所示，SDRAM芯片在FPGA的左側(cè)。在FPGA的管腳分配的時(shí)候，應(yīng)該把與SDRAM相關(guān)的信號(hào)安排在FPGA的左側(cè)管腳上。這樣，可以保證SDRAM信號(hào)的布線距離最短，實(shí)現(xiàn)最佳的信號(hào)完整性。

2.3.3 預(yù)留測(cè)試點(diǎn)

目前FPGA提供的I/O數(shù)量越來(lái)越多，除了能夠滿(mǎn)足設(shè)計(jì)需要的I/O外，還有一些剩余I/O沒(méi)有定義。這些I/O可以作為預(yù)留的測(cè)試點(diǎn)來(lái)使用。

例如，在測(cè)試與FPGA相連的SDRAM工作時(shí)序狀態(tài)的時(shí)候，直接用示波器測(cè)量SDRAM相關(guān)管腳會(huì)很困難。而且SDRAM工作頻率較高，直接測(cè)量會(huì)引入額外的阻抗，影響SDRAM的正常工作。

如果FPGA有預(yù)留的測(cè)試點(diǎn)，那么可以將要測(cè)試的信號(hào)從FPGA內(nèi)部指定到這些預(yù)留的測(cè)試點(diǎn)上。這樣既能測(cè)試到這些信號(hào)的波形，又不會(huì)影響SDRAM的工作。

如果電路測(cè)試過(guò)程中發(fā)現(xiàn)需要飛線才能解決問(wèn)題，那么這些預(yù)留的測(cè)試點(diǎn)還可以作為飛線的過(guò)渡點(diǎn)。