基于DSP+FPGA技術(shù)的高精度程控交流電源的實(shí)現(xiàn)

1 引言

隨著自動(dòng)測(cè)試技術(shù)的不斷發(fā)展，對(duì)程控交流電源的性能也提出了新要求，不僅要求功率大，精度高，而且要求輸出范圍寬，波形可任意程控。這里介紹了一種基于DSP+FPGA芯片技術(shù)的高精度程控交流電源的實(shí)現(xiàn)方法，利用FPGA實(shí)現(xiàn)了任意波形發(fā)生功能，并且獲得了極高的輸出精度和靈活的輸出波形控制，滿足各種復(fù)雜測(cè)試需求。

2 基本原理與方案

程控交流電源原理框圖如圖1所示

交流輸入和整流濾波電路將輸入電壓經(jīng)過整流濾波后為后續(xù)電路提供一個(gè)較純凈的電壓。偏置電路為所有電路提供偏置電壓。

功率部分結(jié)構(gòu)上采用兩級(jí)變換，實(shí)現(xiàn)前后級(jí)之間隔離，主要包括DC／DC變換和全橋逆變兩部分。由于輸出容量S=750 VA，為減小體積、提高效率，功率變換采用開關(guān)方式?？紤]到輸出電壓和功率的設(shè)計(jì)要求，前后級(jí)均采用全橋拓?fù)?。前?jí)DC／DC使用高頻變壓器進(jìn)行輸入與輸出的電氣隔離，同時(shí)，控制電路取樣輸出電壓進(jìn)行閉環(huán)控制，可得到穩(wěn)定的直流輸出。后級(jí)全橋逆變采用正弦脈寬調(diào)制(SPWM)技術(shù)，以任意波形發(fā)生器的輸出為參考基準(zhǔn)，根據(jù)等效面積原理，生成所需波形的等效PWM波。通過控制逆變電路中開關(guān)器件的通斷，獲得恒幅值的高頻調(diào)制波形，經(jīng)整形濾波后，得到需要的輸出波形。利用任意波形發(fā)生器，改變調(diào)制信號(hào)的頻率和幅度，可實(shí)現(xiàn)輸出的精確調(diào)節(jié)。

DSP+FPGA控制電路是程控交流電源的核心，它實(shí)現(xiàn)了電源高精度實(shí)時(shí)控制和波形任意發(fā)生的需求，完成了功率電路的PID控制和與相關(guān)外圍電路的通信。DSP+FPGA控制電路將輸入和反饋的幅值、頻率、相位等信息處理后，生成所需SPWM信號(hào)，控制電源輸出，而實(shí)際輸出的幅值、頻率等參數(shù)在DSP+FPGA控制電路中取樣標(biāo)定后，送回人機(jī)界面及相關(guān)接口電路，通過液晶顯示器實(shí)現(xiàn)信息實(shí)時(shí)顯示。

3 關(guān)鍵電路設(shè)計(jì)

3．1 任意波形發(fā)生電路設(shè)計(jì)

程控交流電源輸出電壓可編程的特性是通過參考電壓信號(hào)的可編程特性來實(shí)現(xiàn)的。為實(shí)現(xiàn)電源任意波形輸出，要求參考電壓信號(hào)可以是正弦波(頻率、幅值可根據(jù)需要設(shè)定)，也可以是在正弦波上疊加諧波，還可以是任意變化的動(dòng)態(tài)信號(hào)波?？梢?，產(chǎn)生高精度可編程參考電壓信號(hào)的任意波形發(fā)生器的設(shè)計(jì)是程控交流電源設(shè)計(jì)中的關(guān)鍵環(huán)節(jié)。由于直接數(shù)字合成(DDS)技術(shù)在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、高分辨率、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)超過傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，因此采用DDS技術(shù)設(shè)計(jì)任意波形發(fā)生器，使輸出具有極高的頻率分辨率和快速輸出轉(zhuǎn)換能力，同時(shí)使用FPGA器件設(shè)計(jì)DDS電路，可以實(shí)現(xiàn)信號(hào)波形的多樣化，而且方便可靠，簡(jiǎn)單經(jīng)濟(jì)，系統(tǒng)易于擴(kuò)展。DDS的結(jié)構(gòu)有很多種，其基本電路原理可用圖2來表示。

波形信號(hào)的產(chǎn)生由高性能的TMS320C31型DSP控制器實(shí)現(xiàn)。該控制器具有強(qiáng)大的指令運(yùn)算功能和數(shù)據(jù)處理能力，很容易實(shí)現(xiàn)各種控制算法及高速實(shí)時(shí)采樣，可提高系統(tǒng)的工作效率。DDS電路采用FPGA設(shè)計(jì)，主要由3部分組成：①k和相位初始控制字A的接收電路，由DSP經(jīng)鎖存器送到相位累加器；②相位累加器電路是整個(gè)DDS電路的核心，其精度和速度影響整個(gè)通道的性能。該電路采用VHDL語言設(shè)計(jì)。相位累加器接收DSP發(fā)送的32位k和A，在時(shí)鐘脈沖的作用下，以A為起點(diǎn)，連續(xù)進(jìn)行k值相加，生成有規(guī)律的32位相位地址碼，輸出鎖存器將每個(gè)相位地址碼鎖存，取其中高18位尋址波形存儲(chǔ)器。在相位舍位條件下，由于相位累加器的輸出為周期序列，易產(chǎn)生有規(guī)律的雜散噪聲。為此，采用抖動(dòng)注入技術(shù)，用18位的隨機(jī)數(shù)與要舍去的低18位相加后，再去尋址波形存儲(chǔ)器，這樣就破壞了尋址序列的周期性，將有規(guī)律雜散分量變成隨機(jī)的相位噪聲，從而有效消除相位舍位引起的雜散噪聲；③幅度控制字U的接收、D／A轉(zhuǎn)換和濾波電路。DSP將12位的U送入相應(yīng)鎖存器，與波形存儲(chǔ)器中的數(shù)據(jù)一起送入D／A轉(zhuǎn)換器，經(jīng)低通濾波器得到所需模擬信號(hào)。

(1)頻率可調(diào)設(shè)計(jì)

DDS系統(tǒng)采用5．5 MHz晶振，經(jīng)128分頻后產(chǎn)生42．968 75 kHz參考時(shí)鐘，因此，最小頻率分辨率為42．968 75 kHz／232=10μHz。若要得到45Hz～1kHz步進(jìn)10μHz的頻率，則k值相應(yīng)取值為：45Hz時(shí)，k=45Hz／10μHz=4．5x106；1kHz時(shí)，k=1kHz／10μHz=108。因此，k值取范圍為4．5×106～108。

(2)相位可調(diào)設(shè)計(jì)

相位累加器是32位的，理論上相位分辨率可達(dá)到(1／232)x360°=8．38x10-8(°)。為實(shí)現(xiàn)相位分辨率為0．1°，則初始相位控制字為0．1／(8．38x10-8)=1193 046。若要依次得到初始相位為0～359．9°，則初始相位值設(shè)定為1 193 046的0～3 599倍。將1 193 046以二進(jìn)制形式存儲(chǔ)于程序存儲(chǔ)器，當(dāng)接收到相位設(shè)定值時(shí)，先將設(shè)定值乘以1 193 046，再轉(zhuǎn)換為相位初始控制字。

(3)幅度可調(diào)設(shè)計(jì)

在幅度調(diào)節(jié)設(shè)計(jì)中采用了雙D／A的設(shè)計(jì)方法。波形D／A為DAC1，幅度D／A為DAC2，DAC1用于把波形數(shù)據(jù)轉(zhuǎn)換成模擬量，DAC2用于輸出信號(hào)的幅度調(diào)節(jié)。由于DAC1的參考電壓由DAC2提供，因此可利用對(duì)DAC1參考電壓的控制來實(shí)現(xiàn)幅度的調(diào)節(jié)。設(shè)計(jì)中DAC2位數(shù)N選用12位，參考電壓UR取5 V。D1為DAC2的輸入數(shù)據(jù)，D2為DAC1的輸入數(shù)據(jù)，Uo為D／A轉(zhuǎn)換器輸出。由此可得：Uo=(URD1／2N)D2／2N。通過查表將數(shù)據(jù)D2讀到幅度基準(zhǔn)寄存器，可獲得幅度范圍0～5 V。經(jīng)反饋及變換電路后幅度范圍為0～300V。

3．2 逆變電路設(shè)計(jì)

逆變電路采用SPWM方式。由于調(diào)制后的信號(hào)中除含有調(diào)制信號(hào)和高頻率的載波頻率及載波倍頻附近的頻率分量外，幾乎不含其他諧波。因此，提高開關(guān)頻率可消除逆變器的低次諧波，減小諧波損耗，但開關(guān)頻率過高會(huì)使逆變器的開關(guān)損耗及電磁干擾大幅增加，同時(shí)給DSP的運(yùn)算及D／A轉(zhuǎn)換帶來壓力。此外，死區(qū)時(shí)間在脈寬中所占的比例過大也會(huì)造成占空比丟失。因此，從開關(guān)器件的損耗、諧波失真度之間折中，選取開關(guān)頻率為80 kHz。由于單極性調(diào)制產(chǎn)生的波形失真較大，這里采用雙極性調(diào)制技術(shù)。全橋的4個(gè)功率管都工作在較高的載波頻率，同一橋臂的兩個(gè)功率管互補(bǔ)導(dǎo)通，可得到較為理想的輸出波形。

為降低調(diào)制復(fù)雜程度，采用異步方式SPWM技術(shù)實(shí)現(xiàn)頻率輸出的精密控制，保持調(diào)制頻率(即開關(guān)頻率)fc固定不變，通過改變載波比N完成fo的變化。由于電源最高輸出頻率只有1 kHz，所以N較大，一周期內(nèi)脈沖數(shù)較多，脈沖不對(duì)稱產(chǎn)生的不利影響較小。

設(shè)計(jì)中采用電壓跟蹤控制方法生成SPWM波形，可實(shí)現(xiàn)高精度輸出。該方法具有高頻濾波設(shè)計(jì)簡(jiǎn)單，輸出諧波小的優(yōu)點(diǎn)，其產(chǎn)生的誤差在工程上可忽略不計(jì)。工作原理如下：采用閉環(huán)控制，將希望輸出的波形作為指令信號(hào)U*，將實(shí)際波形作為反饋信號(hào)U，通過兩者的瞬時(shí)值比較來決定逆變電路各器件的通斷，使實(shí)際的輸出跟蹤指令信號(hào)變化。在比較控制過程中，設(shè)置一個(gè)固定的時(shí)鐘，以固定采樣周期對(duì)指令信號(hào)和被控量采樣，按偏差的極性來控制開關(guān)器件通斷。在時(shí)鐘信號(hào)到來時(shí)刻，若UU*，令功率開關(guān)導(dǎo)通，使U增大；若U>U*，則令功率開關(guān)關(guān)斷，使U減小。這樣，各采樣時(shí)刻的控制作用都使實(shí)際電壓與指令電壓的誤差減小，只要N足夠大，即可保證電壓跟蹤控制精度?？紤]到功率器件的開通和關(guān)斷都需要時(shí)間，為防止上下臂直通造成短路，需設(shè)置一定的死區(qū)時(shí)間。因此，實(shí)際電路工作時(shí)，考慮到功率器件的開通和關(guān)斷時(shí)間，調(diào)制度M=0．85。最大輸出電壓有效值為300 V，故前級(jí)電壓輸出應(yīng)為：／0．85=500V。逆變電路關(guān)鍵參數(shù)設(shè)計(jì)過程如下：

(1)輸出濾波器的設(shè)計(jì)

①濾波電感：最大紋波電流取滿功率輸出正弦電流峰值的30％，即。而紋波電流△i=[(ui-Uo)／L](D／fs)=(ui-uo)uo／(Lui)，其中ui為前級(jí)輸出電壓，D為占空比。由上式可知，當(dāng)uo=0．5ui時(shí)，△i最大，故有：△Imax=ui／(4Lfs)，所以L=1．49 mH，取1．5 mH。
②濾波電容：濾波電感、電容一起構(gòu)成低通濾波器。SPWM方式下，為濾除高次諧波成分，取濾波器截至頻率為開關(guān)頻率的1／10，即(2πfs)／10，故C=0．26μF。為消除器件非理想特性及死區(qū)等影響，電容值需大一些，設(shè)計(jì)中取為1μF。

(2)陷波器的設(shè)計(jì)

為進(jìn)一步降低諧波失真，在輸出濾波器后側(cè)設(shè)置了兩級(jí)陷波器電路，電路如圖3所示。

圖中，L1與C1構(gòu)成第一級(jí)陷波器，用于濾除開關(guān)頻率噪聲，諧振頻率取fs(80 kHz)，取C1=2μF，則L1=[1／(2πfs)2]／C1=2μH；L2與C2構(gòu)成第二級(jí)陷波器，濾除開關(guān)頻率二倍頻噪聲。諧振頻率取為160 kHz，取C2=2μF，則L2=500 nH。

4 實(shí)驗(yàn)結(jié)果

在樣機(jī)上進(jìn)行了實(shí)驗(yàn)驗(yàn)證。額定輸出功率750 VA，可實(shí)現(xiàn)頻率變化范圍45 Hz～1 kHz，頻率分辨率為10 μHz，電壓變化范圍0～300 V。滿載300 V正弦電壓輸出波形uo如圖4所示。

圖5示出動(dòng)態(tài)變化時(shí)uo波形。圖5a中uo由100 Hz／80 V逐漸向250 Hz／200 V變化，圖5b中uo在100Hz／240 V和200 Hz／120 V之間交替變化。


5 結(jié)論

實(shí)驗(yàn)結(jié)果表明，該方案較好地實(shí)現(xiàn)了復(fù)雜測(cè)試對(duì)交流電源的需求。采用先進(jìn)的DDS技術(shù)，實(shí)現(xiàn)輸出精度高、波形輸出靈活等性能，利用EDA方法，將實(shí)現(xiàn)任意波形的DDS關(guān)鍵核心部分集成在FPGA芯片內(nèi)，大大簡(jiǎn)化了電路，降低了成本，提高了可靠性。采用正弦調(diào)制技術(shù)，實(shí)現(xiàn)了輸出功率大、諧波含量低等性能。通過實(shí)際測(cè)試，取得了比較理想的效果，完全符合設(shè)計(jì)要求。