基于FPGA和多DSP的高速視覺測(cè)量系統(tǒng)的研究

視覺測(cè)量技術(shù)是建立在機(jī)器視覺研究基礎(chǔ)上的一門新興技術(shù)，重點(diǎn)研究物體的幾何尺寸及物體的位置、姿態(tài)等的測(cè)量。隨著檢測(cè)節(jié)點(diǎn)的增多，視覺測(cè)量系統(tǒng)需要處理的數(shù)據(jù)量也不斷增大，對(duì)視覺測(cè)量系統(tǒng)的測(cè)量速度提出了更高的要求，單一的數(shù)據(jù)處理芯片和順序的數(shù)據(jù)處理方式已經(jīng)無法滿足現(xiàn)階段高速視覺測(cè)量系統(tǒng)的設(shè)計(jì)要求。近幾年來，微電子技術(shù)和集成電路制造技術(shù)的發(fā)展，特別是現(xiàn)場(chǎng)可編程門陣列（FPGA）和數(shù)字信號(hào)處理器（DSP）的發(fā)展，為視覺測(cè)量系統(tǒng)中測(cè)量速度的提高提供了新的解決思路和方法。針對(duì)不同的測(cè)量目標(biāo)，設(shè)計(jì)具有針對(duì)性的專用型高速視覺測(cè)量系統(tǒng)是視覺測(cè)量技術(shù)發(fā)展的一個(gè)必然趨勢(shì)。

1 整體方案設(shè)計(jì)

高速視覺測(cè)量系統(tǒng)研究的主要目的是基于計(jì)算機(jī)視覺的方法對(duì)空間快速運(yùn)動(dòng)目標(biāo)的幾何尺寸、位置及姿態(tài)等參數(shù)進(jìn)行測(cè)量，并根據(jù)上述參數(shù)實(shí)現(xiàn)對(duì)運(yùn)動(dòng)目標(biāo)的快速實(shí)時(shí)跟蹤。針對(duì)被測(cè)目標(biāo)高速運(yùn)動(dòng)的特點(diǎn)，系統(tǒng)選用Fillfactory公司生產(chǎn)的LUPA1300型高速CMOS圖像傳感器作為運(yùn)動(dòng)目標(biāo)的圖像采集器，全分辨率下圖像數(shù)據(jù)通過16路并行的輸出放大器輸出，數(shù)據(jù)傳輸量達(dá)590MPixels/s。圖像傳感器輸出的離散模擬像素?cái)?shù)據(jù)需要經(jīng)過高速A/D轉(zhuǎn)換器轉(zhuǎn)換后才能成為圖像處理系統(tǒng)能夠處理的數(shù)字信號(hào)。圖像處理系統(tǒng)通過對(duì)圖像數(shù)據(jù)進(jìn)行圖像去噪、增強(qiáng)、邊緣檢測(cè)、目標(biāo)提取等處理，從大量的圖像數(shù)據(jù)中提取出被測(cè)運(yùn)動(dòng)目標(biāo)的圖像特征，通過接口電路將數(shù)據(jù)傳輸至決策系統(tǒng)或計(jì)算機(jī)中。決策系統(tǒng)或計(jì)算機(jī)根據(jù)特征數(shù)據(jù)產(chǎn)生機(jī)械機(jī)構(gòu)的控制信號(hào)，控制整個(gè)視覺測(cè)量系統(tǒng)的運(yùn)動(dòng)，實(shí)現(xiàn)對(duì)高速運(yùn)動(dòng)目標(biāo)的跟蹤和檢測(cè)。本文對(duì)高速視覺測(cè)量系統(tǒng)的圖像采集和數(shù)據(jù)處理功能進(jìn)行了研究，設(shè)計(jì)了一種多通道并行的高速視覺測(cè)量系統(tǒng)。該系統(tǒng)采用FPGA和多DSP并行處理相結(jié)合的系統(tǒng)結(jié)構(gòu)，充分利用FPGA和DSP在運(yùn)算速度和數(shù)據(jù)處理方面的特點(diǎn)，實(shí)現(xiàn)對(duì)大量圖像數(shù)據(jù)快速實(shí)時(shí)的數(shù)據(jù)處理功能。使系統(tǒng)能滿足快速運(yùn)動(dòng)目標(biāo)實(shí)時(shí)、穩(wěn)定、高速處理的要求。系統(tǒng)整體原理框圖如圖1所示。

圖中，數(shù)據(jù)采集子系統(tǒng)采用低壓差分信號(hào)（LVDS）技術(shù)解決了并行走線對(duì)于電路可靠性的影響及對(duì)傳輸速度和距離的限制。以FPGA為主要功能芯片的圖像預(yù)處理子系統(tǒng)，主要實(shí)現(xiàn)對(duì)高速圖像數(shù)據(jù)的灰度修正、平滑去噪、圖像銳化等功能，同時(shí)還要承擔(dān)總線控制、幀存控制等任務(wù)?；诙郉SP并行處理結(jié)構(gòu)的圖像處理子系統(tǒng)主要實(shí)現(xiàn)被測(cè)目標(biāo)的邊緣檢測(cè)，輪廓、位置等特征信息的提取等功能。這種多DSP的并行處理結(jié)構(gòu)通過總線連接一個(gè)容量較大的SDRAM作為全局外部存儲(chǔ)器，同時(shí)各DSP之間也可通過局部總線進(jìn)行數(shù)據(jù)傳輸，便于流水線式或分布式并行算法的實(shí)現(xiàn)。

2 數(shù)據(jù)采集子系統(tǒng)的設(shè)計(jì)

根據(jù)被測(cè)目標(biāo)高速運(yùn)動(dòng)的特點(diǎn)和系統(tǒng)設(shè)計(jì)的實(shí)時(shí)性要求，整個(gè)系統(tǒng)必須選用高速的圖像采集傳感器及相應(yīng)的圖像放大和A/D轉(zhuǎn)換電路，實(shí)現(xiàn)對(duì)高速運(yùn)動(dòng)目標(biāo)的實(shí)時(shí)圖像采集和數(shù)據(jù)轉(zhuǎn)換。圖2為數(shù)據(jù)采集子系統(tǒng)原理框圖。


2.1 LUPA1300型CMOS圖像傳感器

目前，圖像采集方面應(yīng)用的圖像傳感器主要有兩種：CCD（Charge Coupled Device）圖像傳感器和CMOS（Complementary Metal Oxide Semiconductor）圖像傳感器。相比于CCD而言，CMOS圖像傳感器具有低成本、低功耗、單電壓、無拖影、無光暈、片上集成等優(yōu)點(diǎn)，而其隨機(jī)讀取的特性，在某些情況下可以大大提高圖像采集的速率[1]。盡管CMOS圖像傳感器還存在著電離環(huán)境下暗電流稍大、高分辨率、高性能器件有待于進(jìn)一步發(fā)展等問題，但隨著固體圖像技術(shù)和集成電路技術(shù)的發(fā)展，其應(yīng)用領(lǐng)域必將逐步擴(kuò)大。

根據(jù)上述的比較和設(shè)計(jì)的實(shí)際要求，本系統(tǒng)決定選用Fillfactory公司生產(chǎn)的LUPA1300型高速CMOS黑白圖像傳感器作為高速運(yùn)動(dòng)目標(biāo)的圖像采集器件。該圖像傳感器是一種同步式快門的有源像素傳感器，具有1 280×1 024像素單元陣列、像素尺寸為14μm×14μm、全分辨率下的幀速可達(dá)450幀/秒（開窗情況下幀速可以更高）。其高幀速通過片上集成的16路并行輸出放大器實(shí)現(xiàn)，每個(gè)放大器的像素率均為40MHz，讀出順序從左到右，每一路輸出放大器可以驅(qū)動(dòng)10pF的輸出電容。圖3為L(zhǎng)UPA1300型CMOS圖像傳感器的結(jié)構(gòu)原理圖。


2.2 A/D轉(zhuǎn)換電路的設(shè)計(jì)

根據(jù)圖像傳感器的指標(biāo)，若每個(gè)像素為10位，則圖像傳感器的傳輸數(shù)據(jù)量將達(dá)5.9Gb/s(1 280×1 024×450×10)。

數(shù)據(jù)傳輸或A/D轉(zhuǎn)換時(shí)若采用并行走線的傳輸方式，無疑會(huì)對(duì)電路的可靠性產(chǎn)生極大影響，而且傳輸速度和距離也有極大的限制，以目前的主流存儲(chǔ)設(shè)備想要達(dá)到這么大的數(shù)據(jù)吞吐量是很困難的。因此,傳輸過程中必須采取新的傳輸方式。

LVDS（Low Voltage Differential Signaling）是一種低振幅差分信號(hào)技術(shù)，使用幅度非常低的信號(hào)（約350mV）,通過一對(duì)差分PCB走線或平衡電纜傳輸數(shù)據(jù)。它能以高達(dá)數(shù)千Mb/s的速度傳送串行數(shù)據(jù)[2]。LVDS具有高速傳輸能力、低噪聲/低電磁干擾、低功耗等優(yōu)點(diǎn)，目前已經(jīng)成為高速I/O接口的首選信號(hào)形式。

本文選用Analog Device公司的AD9212芯片作為數(shù)據(jù)采集子系統(tǒng)A/D轉(zhuǎn)換器件。AD9212是一種八通道LVDS串行A/D轉(zhuǎn)換芯片，采樣精度為10位，最高采樣頻率65MS/s，模擬帶寬最高325MHz，片上集成采樣保持電路。2片AD9212芯片即可滿足數(shù)據(jù)采集子系統(tǒng)對(duì)數(shù)據(jù)傳輸速度和數(shù)據(jù)量的要求。AD9212芯片對(duì)輸入信號(hào)有著特殊的要求，設(shè)計(jì)過程中采用集成差分運(yùn)算放大器AD8334將圖像傳感器輸出的模擬信號(hào)放大，再送入AD9212芯片的信號(hào)輸入端。同時(shí)A/D轉(zhuǎn)換器時(shí)鐘的好壞對(duì)信號(hào)的采集也有著明顯的影響，因此需要高精度、低抖動(dòng)的時(shí)鐘信號(hào)。本文采用時(shí)鐘驅(qū)動(dòng)芯片AD9515作為時(shí)鐘驅(qū)動(dòng)器，其ADC時(shí)鐘電路如圖4所示。


3 圖像預(yù)處理的FPGA設(shè)計(jì)

由于成像條件、噪聲等因素的影響，經(jīng)過數(shù)據(jù)采集以后的圖像數(shù)據(jù)中包含有大量的噪聲，可能導(dǎo)致被測(cè)目標(biāo)圖像相對(duì)于整幅圖像來說比較模糊，使數(shù)據(jù)處理部分無法從圖像數(shù)據(jù)中提取和處理被測(cè)目標(biāo)特征等問題；同時(shí)由于光源和曝光時(shí)間等原因，數(shù)據(jù)采集以后的圖像數(shù)據(jù)可能存在灰度分布過分集中或整幅圖像亮度不夠等失真現(xiàn)象，影響了系統(tǒng)的檢測(cè)精度和分析結(jié)果，不利于被測(cè)目標(biāo)的檢測(cè)，嚴(yán)重時(shí)可能導(dǎo)致檢測(cè)失敗[3]。因此，在進(jìn)行被測(cè)目標(biāo)特征提取之前，系統(tǒng)需要將大量的圖像數(shù)據(jù)送入圖像預(yù)處理子系統(tǒng)進(jìn)行圖像灰度修正、圖像平滑去噪、圖像銳化等圖像預(yù)處理，以便于后續(xù)的數(shù)據(jù)處理子系統(tǒng)能夠快速地進(jìn)行被測(cè)目標(biāo)的特征提取和處理。圖像預(yù)處理過程需要根據(jù)不同的測(cè)量對(duì)象選擇適當(dāng)?shù)膱D像預(yù)處理算法，才能實(shí)現(xiàn)整個(gè)圖像序列的快速灰度修正、去噪和銳化等目的。

圖像預(yù)處理子系統(tǒng)采用的絕大部分圖像預(yù)處理算法相對(duì)簡(jiǎn)單，但需要處理的數(shù)據(jù)量大，且需要較快的數(shù)據(jù)處理速度，因此選用FPGA芯片作為圖像預(yù)處理的主要功能芯片，其內(nèi)部各模塊的功能如圖5所示，圖6為串行數(shù)據(jù)解串模塊仿真圖。

4 多DSP并行結(jié)構(gòu)的圖像處理子系統(tǒng)設(shè)計(jì)

圖像預(yù)處理僅僅是對(duì)圖像序列進(jìn)行了一些簡(jiǎn)單的處理，并未提取出被測(cè)目標(biāo)的實(shí)際尺寸、位置、輪廓、姿態(tài)等參數(shù)信息，因此，圖像預(yù)處理后的圖像數(shù)據(jù)必須送入圖像處理單元進(jìn)行進(jìn)一步的處理。與圖像預(yù)處理部分的算法相比較，圖像處理單元的算法更加復(fù)雜和更難以實(shí)現(xiàn)。因?yàn)镈SP更適合完成復(fù)雜的算法，因此選用DSP芯片作為圖像處理的主要功能芯片。但要實(shí)現(xiàn)如此大的運(yùn)算量和實(shí)時(shí)性的高要求，單片DSP的運(yùn)算速度顯得力不從心。在這種情況下，本文采用多片DSP并行的系統(tǒng)結(jié)構(gòu)來代替單片DSP芯片實(shí)現(xiàn)圖像處理功能。實(shí)際設(shè)計(jì)過程中，根據(jù)DSP算法的運(yùn)算量以及系統(tǒng)對(duì)實(shí)時(shí)性的要求，本文選擇4片DSP芯片來共同實(shí)現(xiàn)處理任務(wù)。圖像處理部分的結(jié)構(gòu)框圖如圖7所示。圖中，F(xiàn)PGA主要負(fù)責(zé)時(shí)序控制和幀數(shù)據(jù)緩存控制等功能，4片DSP芯片作為數(shù)據(jù)運(yùn)算處理器來實(shí)現(xiàn)圖像高速并行處理功能。整個(gè)圖像處理子系統(tǒng)采用共享總線和基于Link口兩種并行結(jié)構(gòu)相結(jié)合的并行處理結(jié)構(gòu)，F(xiàn)PGA與DSP芯片之間的數(shù)據(jù)交換采用共享總線的方式，而各DSP芯片之間的數(shù)據(jù)交換則由DSP芯片的Link口實(shí)現(xiàn)[4]。這種并行總線方式，各DSP芯片既可以獨(dú)立實(shí)現(xiàn)各自的算法程序，也可以進(jìn)行并行計(jì)算，共同完成一個(gè)DSP算法。

圖8為4個(gè)DSP數(shù)據(jù)運(yùn)算處理器與單個(gè)DSP數(shù)據(jù)運(yùn)算處理器的速度比較。由圖中可以看出，4個(gè)DSP處理器與單個(gè)DSP的速度比在3.770～3.969之間，實(shí)際應(yīng)用中，峰值運(yùn)算速度能夠滿足圖像處理子系統(tǒng)數(shù)據(jù)處理的要求。

本文針對(duì)被測(cè)目標(biāo)高速運(yùn)動(dòng)的特點(diǎn)和視覺測(cè)量系統(tǒng)實(shí)時(shí)性的要求，著重研究了高速視覺測(cè)量系統(tǒng)的整個(gè)設(shè)計(jì)和研究過程，提出了一種基于FPGA和多DSP的圖像并行處理結(jié)構(gòu)。根據(jù)FPGA和DSP的運(yùn)算特點(diǎn)，將其分別應(yīng)用于高速視覺測(cè)量系統(tǒng)的圖像預(yù)處理和圖像處理兩個(gè)子系統(tǒng)中，并通過試驗(yàn)測(cè)試，證明這種并行處理結(jié)構(gòu)能夠?qū)崿F(xiàn)高速視覺測(cè)量系統(tǒng)的處理功能。文中還考慮了圖像采集器件的工作特點(diǎn)，采用LVDS技術(shù)使整個(gè)數(shù)據(jù)采集部分的可靠性和集成度大大增強(qiáng)，便于后續(xù)的圖像處理功能的實(shí)現(xiàn)。