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如何采用SystemVerilog來改善基于FPGA的ASIC原型

作者：時(shí)間：2017-06-06 來源：網(wǎng)絡(luò)

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ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時(shí),需要幾個(gè)FPGA來實(shí)現(xiàn),這就需要考慮如何來連接ASIC設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
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本文引用地址：http://m.butianyuan.cn/article/201706/349457.htm

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