DH中STM-1/TU-12解復用的設計及FPGA實現(xiàn)

1引言

SDH(Synchronous Digital Hierarchy)作為當今世界信息領域在傳輸技術方面的發(fā)展和應用的熱點，其有效地結(jié)合了高速大容量光纖傳輸技術和智能網(wǎng)絡技術。不僅充分顯現(xiàn)出全球統(tǒng)一標準的接口、光纖通信容量大、高可靠的自愈能力、低成本、抗干擾能力強、保密性好等優(yōu)點，而且突現(xiàn)出其復分接簡單、電路調(diào)度和網(wǎng)絡管理方式靈活、管理信息豐富等技術優(yōu)越性。為能與現(xiàn)有的準同步數(shù)字體系(PDH)網(wǎng)絡兼容，因此對2．048Mb／s的E1信號的支持就尤為重要。SDH采用標準的一套信息結(jié)構等級，其基本信號傳輸結(jié)構等級為同步傳輸模塊STM-1，對應速率是155．52Mb／s。從SDH中解復用出E1信號，是實現(xiàn)PDH在SDH上兼容的重點和難點。

本文涉及的工作基于SDH幀結(jié)構．綜合運用了并行幀同步碼組檢測、并行解擾碼、段開銷處理、指針解釋與調(diào)整、VC-4抽取處理、TU-12支路抽取處理等技術，用以最終完成從STM-1中抽取TU-12支路的處理過程。

以下詳細介紹STM-1/TU-12解復用的設計與實現(xiàn)。筆者以支路凈荷處理作為主線，根據(jù)STM-1的幀結(jié)構確定了具體電路的實現(xiàn)方案。本文的創(chuàng)新之處在于系統(tǒng)地實現(xiàn)了從STM-1到TU-12支路的解復用詳細過程，通過并行化處理方式與簡化，把若干復雜模塊的設計集中在一個系統(tǒng)中。另外對VC-4和TU-12進行系統(tǒng)化抽取處理和FIFO緩存，旨在降低電路規(guī)模和增加處理效率。

2設計思想

根據(jù)ITU-TG．707協(xié)議推薦，STM-1／E1解復用結(jié)構如圖1所示。鑒于圖中解復用過程，STM-l到TU-12需一次指針處理AU-PTR、若干次解復用操作。對本設計中從VC-4中抽取TU-12的過程．根據(jù)需提取的目標TU-12的Number(0-62)號碼．直接就可完成VC-4到TU-12的提取過程，無需TUG-3和TUG-2的中間過渡。本系統(tǒng)設計據(jù)此進行簡化。



STM-1的幀結(jié)構為9行270列的數(shù)據(jù)塊，傳輸時由左向右，由上至下順序發(fā)送。每幀的周期為125微秒。因為TU在VC-4中所占據(jù)的列是固定的，由于指針調(diào)整的存在，TU在STM-1中所占據(jù)的列并不固定。從STM-1中抽取TU-12時應首先完成對VC-4的解復用，然后再對VC-4中抽取其對應的列。另外由于指針的緣故，高階虛容器VC可以有微小的頻率和相位差異，因此處理高階VC需要指針解釋。

對于一個完整的STM-1／E1過程：經(jīng)過光電轉(zhuǎn)換的STM-1信號進入接收端，再經(jīng)時鐘和數(shù)據(jù)恢復、串／并轉(zhuǎn)換、幀定位、BIP-8校驗比較、并行解擾碼、BIP-24校驗比較．進入段開銷處理階段。此后經(jīng)過通道開銷處理、指針解釋及調(diào)整、凈荷定位后，定位后的凈荷即完成解復用。該過程的原理如圖2所示。



段開銷處理中，再生段和復用段的誤碼檢測．對應使用BIP-8、BIP-24校驗算法。通過AU-4處的指針解釋，準確抽取出VC-4，進而最后準確抽取出TU-12。

本設計的實現(xiàn)目標：

(1)將輸入的STM-1信號字節(jié)串行流中的管理單元AU-4支路凈荷，以VC-4的形式輸出，并進一步將低階支路TU-12凈荷轉(zhuǎn)移到相應輸出支路單元中。

(2)處理管理單元指針，補償STM-1幀與高階虛容器速率間的準同步關系。

(3)檢測管理單元指針的指針丟失(LOS)、告警指示、新數(shù)據(jù)標識NDF，給出指針工作狀態(tài)，確定其調(diào)整方式。

(4)誤碼檢測B1(再生段層的誤碼檢測)、B2(復用段層的誤碼檢測)、B3(VC4誤碼性能，通道BIP-8碼)。

(5)利用搜捕校核／同步保護的措施(置位同步法)，識別幀同步狀態(tài)。

3模塊設計

STM-1／TU-12具體實現(xiàn)電路可劃分為5個功能模塊，按其在解復用中的先后順序加以介紹，其中每個功能模塊還可劃分為若干子功能模塊。

(1)并行幀同步碼組檢測模塊同步碼組長度n、校核計數(shù)長度α和保護計數(shù)長度β是本模塊的重要參數(shù)。幀同步狀態(tài)轉(zhuǎn)移是在校核、失步、同步和保護4個狀態(tài)中完成，綜合考慮其性能參數(shù)，選擇2、4、16作為α、β、n的數(shù)值，在此不作詳述。依照相異度最大原則選取A1 A2字節(jié)為幀同步碼組，即f628H。幀同步狀態(tài)轉(zhuǎn)移圖如圖3所示。



串行幀同步碼組檢測方式，由于其工作在155．52MHz的速度上，同步碼組匹配的脈沖寬度只有6．43ns，對于FPGA器件的工藝條件很難達到穩(wěn)定性能。故而通過8位移位寄存器進行串／并轉(zhuǎn)換，并行方式的脈沖識別寬度為串行方式的8倍。

時鐘單元完成clk信號與8分頻后的elk8之間的分頻轉(zhuǎn)換。STM-1幀時鐘為155．52MHz的clk時鐘，其它模塊則對應8位并行數(shù)據(jù)的clk8時鐘，其時鐘頻率為19．44MHz。

并行幀同步比較電路模塊通過對輸入的并行數(shù)據(jù)的移位，不斷與同步碼組以字節(jié)為單位匹配比較，直至連續(xù)2次識別到幀同步碼組出現(xiàn)在兩幀的同一位置出現(xiàn)，進而選通幀同步使能信號framehead。該信號作為對幀頭的識別，為STM-1幀的操作提供了同步保障。

(2)并行解擾模塊ITU-T G．707／Y．1322建議給出的SDH串行幀同步擾碼器,其偽隨機序列發(fā)生器的生成多項式為由于擾碼器從初始狀態(tài)到任意時刻的狀態(tài)都可預先確定，這就為加擾和解擾的并行處理提供了可能。此處的并行擾碼／解擾的處理算法通過并行化的處理方式，使用矩陣法對串行的處理算法的狀態(tài)轉(zhuǎn)移矩陣取八階即可[5]。

根據(jù)ITU-TG．707建議，通過對STM-1幀中段開銷SOH區(qū)域第一行的所有1行x9N列字節(jié)不擾碼．進行透明傳輸，STM-1幀中的其余字節(jié)必須擾碼后傳輸。因此，解擾選擇模塊完成對SOH首行9字節(jié)的不選通，對其余字節(jié)則選通。

8路并行解擾模塊，完成的是并行解擾碼的處理過程，以并行狀態(tài)轉(zhuǎn)移矩陣作為該模塊的處理算法，該模塊只作解擾處理。

解擾輸出模塊，利用解擾選擇模塊的選通和不選通，針對選通字節(jié)的使用并行解擾處理后的數(shù)據(jù)作為輸出，不選通字節(jié)使用原始數(shù)據(jù)。不選通的數(shù)據(jù)在整個過程中都是以無須擾碼及解擾的原始狀態(tài)存在。該模塊完成了對并行數(shù)據(jù)的擾碼剝離，輸出真實數(shù)據(jù)。

(3)指針解釋＆恢復模塊本系統(tǒng)只涉及對指針AU-4處理，位于STM-1幀的第4行1～9列，用于指示VC-4的首字節(jié)J1在凈負荷中的具體位置，以便接收端能夠據(jù)此正確分離出VC-4。

根據(jù)ITU協(xié)議，H1、H2字節(jié)對應STM-1幀中管理單元指針AU-PTR的第一和第四個字節(jié)。讀取H1、H2模塊，用于讀取出存放在H1和H2中的2字節(jié)的數(shù)值。H1 H2的前四比特位為新數(shù)據(jù)標志NDF，第三、四比特位是SS比特，后十個比特位存放指針值。

指針解釋模塊完成對指針值的讀取解釋。根據(jù)H1和H2字節(jié)的數(shù)值，判斷NDF的狀態(tài)是正常態(tài)、無效態(tài)、凈負荷新數(shù)據(jù)態(tài)，給出指針值、NDF狀態(tài)使能、CI、AIS使能，若指針有效給出有效使能信號并輸出其值。指針FSM模塊針對于指針解釋模塊的輸出情況，相應根據(jù)指針有限狀態(tài)機的狀態(tài)轉(zhuǎn)移圖，轉(zhuǎn)換范圍在正常狀態(tài)、指針丟失狀態(tài)、全1指示狀態(tài)三者之間．并得到指針值、正負指針調(diào)整情況用來從AU-4中準確定位并精確提取出VC-4。

(4)VC-4抽取解復用模塊VC-4在STM-1中抽取處理，其主要部分是一個FIFO(又稱先入先出存儲器)，是進行跨時鐘域數(shù)據(jù)傳輸?shù)闹匾骷?。該模塊分為VC-4寫模塊、VC-4讀模塊和FIFO(VC-4)三部分。

VC-4寫模塊，依靠指針值提取出STM-1中的VC-4部分。根據(jù)指針解釋和恢復模塊的輸出信號(指針值、指針正調(diào)整使能、指針負調(diào)整使能)，選擇正調(diào)整和負調(diào)整位置相應字節(jié)使能，選中所有VC-4的信息字節(jié)，寫入到FIFO中。

VC-4讀模塊，根據(jù)系統(tǒng)中時鐘頻率，計算得到讀出數(shù)據(jù)的對應時鐘。在無任何調(diào)整情況下，STM-1是9行270列的結(jié)構中，每行中VC-4占據(jù)的是270列中的10～270列，每一行都是如此。因此計算9／270=1／30．式中270代表總的列數(shù)，9代表9列的段開銷部分．即得到每30次周期中就有1次的段開銷處理。使用模30計數(shù)器，使用幀同步信號的標識，每30次中只有1次不選通且需扣除。

FIFO(VC-4)采用的是帶溢出、臨近溢出、半滿、臨近空白、空白檢測狀態(tài)標記的FIFO，確保系統(tǒng)的運行無誤。系統(tǒng)并行數(shù)據(jù)寬度為8位，故FIFO的數(shù)據(jù)帶寬也應為8。設置堆棧的高度為16字節(jié)。溢出、臨近溢出、半滿、臨近空白、空白檢測的位數(shù)相應為16、14、8、2、0。VC-4寫模塊的輸出VC4Write是FIFO的寫入信號，VC-4讀模塊的輸出VC4Read是FIFO的讀出信號。VC-4寫模塊的輸出信號J1作為FTFO開始工作的啟動信號，鑒于VC-4的首字節(jié)為J1，此處的J1用以識別VC-4起始位置。通過對寫入數(shù)據(jù)緩存處理．確保以讀出數(shù)據(jù)速率輸出得到VC-4信息。

(5)TU-12支路抽取解復用模塊該模塊的結(jié)構與VC-4抽取解復用模塊結(jié)構完全類似。TU-12支路抽取解復用模塊分為TU-12寫模塊、TU-12讀模塊、FI-FO(TU-12)三部分。TU-12Delay模塊通過延遲處理，實現(xiàn)數(shù)據(jù)流與控制信號的對齊。

TU-12寫模塊依靠J1識別出VC-4信息的到來．其中J1和VC4Write信號作為其輸入。由于VC-4中包含63路TU-12支路。若需輸出某一路TU-12支路，那么對這63路的分別抽取就要借助其編號TU12Num。TU12Num用于直接選中目標TU-12支路，實現(xiàn)對其的準確抽取。該模塊用于把VC-4中的某一TU-12支路的抽取處理，并把得到的目標TU-12送到FIFO(TU-12)模塊的寫輸入端，同時還給出通道BIP-8碼B3字節(jié)(VC-4在STM-1中傳輸?shù)恼`碼性能)。

根據(jù)STM-1幀結(jié)構，對某一固定的TU-12而言，它固定地占有經(jīng)處理后的VC-4凈荷區(qū)的四列．且其在VC-4中列號是差值為63的等差序列。

TU-12讀模塊的設計需要借助頻率的計算．根據(jù)輸人的STM-1的時鐘頻率，換算得到TU-12的時鐘頻率。計算4／270=1／67．5=2／135，其原理同上，即采用模135計數(shù)器，對應讀取計數(shù)位置67和134來完成135的二分頻。

此處的FIFO(TU-12)同上面的完全一致，系統(tǒng)并行數(shù)據(jù)寬度為8位，故FIFO數(shù)據(jù)帶寬也應為8。設置堆棧的高度為4字節(jié)。溢出、臨近溢出、半滿、臨近空白、空白檢測的位數(shù)相應為4、3、2、1、0。TU12Write和TUl2Read作為寫、讀輸入，最終輸出TU一12支路信號信息凈荷，且可以指定輸出63路中的任一路TU-12凈荷。

總之，上述五大模塊中，并行幀同步碼組檢測模塊、指針解釋＆恢復模塊中還分別涉及幀同步狀態(tài)轉(zhuǎn)移、指針解釋狀態(tài)轉(zhuǎn)移的有限狀態(tài)機器FSM，對應所有可能狀態(tài)的轉(zhuǎn)移，因此本設計兼顧了狀態(tài)連續(xù)性以保證都是連續(xù)事件。

除了以上五大模塊外，還有針對段開銷的處理．以B1和B2字節(jié)的誤碼校驗作為重點。再生段層BIP-8碼的取出及校核、復用段層BIP-24的取出及校核，還分別對應相關模塊。復用段開銷中的B2字節(jié)需要扣除再生段RSOH全部比特。因此還需扣除處理模塊。BIP-8(B1)和BIP-24(B2)，分別對應解擾前、解擾后的數(shù)據(jù)進行BIP算法，兩者分列并行解擾模塊的一前一后。

4編譯及仿真結(jié)果

筆者使用可綜合的硬件描述語言Verilog HDL，實現(xiàn)了對STM-1／TU-12的解復用系統(tǒng)的設計，在Synop-sys公司VCS平臺和．Mentor Graphics公司ModelSim平臺上完成了功能仿真，并在Quartus Ⅱ平臺上完成動態(tài)時序仿真。圖4給出了功能仿真圖，從解擾后的STM-1信號中解復用出VC-4凈荷信號，可以看出處理過程中的適當延遲。

由圖5可看出，對于每TU-12支路信號都固定占據(jù)每STM-1幀中固定的四列情況，輸出的四列信號共同組成一路TU-12，本仿真選擇輸出的僅為序號為32的TU-12支路情況，若選擇其它支路只需改變TUl2Num的輸入值即可。



5結(jié)束語

本文分析了STM-1／VC-4解復用過程的具體實現(xiàn)方法。提出了整體設計方案并實現(xiàn)了具體的電路設計。本設計方案具體到每模塊端口，并通過仿真結(jié)果驗證了方案的可行性和有效性。設計使用ALTERA公司的Cyclone系列FPGA EP1C6T144C8器件驗證通過。