利用縫隙抑制型鎢填充接觸區(qū)工藝來降低良率損失

在早先的技術節(jié)點中，由于器件尺寸較大，能采用成核及平整化化學氣相沉積(CVD)技術進行鎢(W)填充。如今，由于插塞處的超小開口很容易發(fā)生懸垂現(xiàn)象，因此薄膜表面均勻生長的共形階段可能在填充完成前就關閉或夾斷，從而留下孔洞。即使沒有孔洞，由于填充物從側(cè)壁生長，在共形沉積時必然會在中間形成中心縫隙問題。

這些屬性使極細小的成核層在化學機械拋光(CMP)過程中容易被滲透，使CMP漿料進入，從而破壞鎢插塞。這會導致高電阻產(chǎn)生，或使得負責傳遞晶體管信號的互連完全損壞。先進芯片設計中的高密度特征以及缺乏多余的通孔，意味著一個簡單的孔洞就會造成器件完全損壞，從而帶來嚴重的良率損失（圖1）。

圖1：上圖中，y軸顯示了器件的良率損失，x軸為通孔缺陷率。十億分之一的缺陷就會導致20nm節(jié)點的芯片產(chǎn)生15%以上的良率損失，而在更小節(jié)點的器件中這一情況會更為嚴重。

我們的新方法采用了獨特的“選擇性”抑制機制，可生成自下而上的填充，而不會產(chǎn)生縫隙和孔洞問題。對成核層的上部區(qū)域進行特殊的預處理可促成鎢自下而上生長，從而盡可能減少因夾斷而造成的孔洞或接觸區(qū)縫隙的產(chǎn)生。

這一“縫隙抑制型鎢填充工藝”（SSW）有效優(yōu)化了鎢的體積，可制成更牢固的成核表面，便于填充后續(xù)的集成工序。這樣也可以降低對CMP和介質(zhì)蝕刻工藝的要求，從而帶來性能、產(chǎn)品設計和良率方面的改善。