新聞中心

EEPW首頁 > EDA/PCB > 業(yè)界動態(tài) > 一篇文章說清半導(dǎo)體制程發(fā)展史

一篇文章說清半導(dǎo)體制程發(fā)展史

作者: 時間:2017-07-03 來源:芯師爺 收藏
編者按:半導(dǎo)體制造的工藝節(jié)點,涉及到多方面的問題,如制造工藝和設(shè)備,晶體管的架構(gòu)、材料等。下面,我們就具體介紹并分析一下,供大家參考。

  制造工藝節(jié)點是如何演進(jìn)的?的架構(gòu)是怎樣發(fā)展成如今模樣的?下面告訴你...

本文引用地址:http://m.butianyuan.cn/article/201707/361285.htm

  首先,技術(shù)節(jié)點是什么意思呢?常聽說的,諸如,臺積電16nm工藝的Nvidia GPU、英特爾14nm工藝的i5,這個長度的含義,具體的定義需要詳細(xì)給出的結(jié)構(gòu)圖才行,簡單地說,在早期,可以認(rèn)為是的尺寸。

  這個尺寸很重要,因為晶體管的作用,簡單地說,就是把電子從一端(S),通過一段溝道,送到另一端(D),這個過程完成之后,信息的傳遞就完成了。因為電子的速度是有限的,在現(xiàn)代晶體管中,一般都是以飽和速度運行的,所以需要的時間基本就由這個溝道的長度來決定。越短,就越快。

  這個溝道的長度,和前面說的晶體管的尺寸,大體上可以認(rèn)為是一致的。但是二者有區(qū)別,溝道長度是一個晶體管物理的概念,而用于技術(shù)節(jié)點的那個尺寸,是制造工藝的概念,二者相關(guān),但是不能完全劃等號。

  在微米時代,這個技術(shù)節(jié)點的數(shù)字越小,晶體管的尺寸也越小,溝道長度也就越小。但是在22nm節(jié)點之后,晶體管的實際尺寸,或者說溝道的實際長度,是長于這個數(shù)字的。比方說,英特爾的14nm的晶體管,溝道長度其實是20nm左右。

  這里就涉及到三個問題:

  第一,為什么要把晶體管的尺寸縮小?以及是按照怎樣的比例縮小的?這個問題就是在問,縮小有什么好處?

  第二, 為什么技術(shù)節(jié)點的數(shù)字不能等同于晶體管的實際尺寸?或者說,在晶體管的實際尺寸并沒有按比例縮小的情況下,為什么要宣稱是新一代的技術(shù)節(jié)點?這個問題就是在問,縮小有什么技術(shù)困難?

  第三, 具體如何縮小?也就是,技術(shù)節(jié)點的發(fā)展歷程是怎樣的?在每一代都有怎樣的技術(shù)進(jìn)步?在這里我特指晶體管的設(shè)計和材料。

  下面盡我所能來回答,歡迎指正。

  第一個問題,一部分的答案已經(jīng)說了,因為越小就越快。這個快是可以直接翻譯為基于晶體管的集成電路芯片的性能上去的。下面以微處理器CPU為例,如下圖所示。


一篇文章說清半導(dǎo)體制程發(fā)展史


  上邊這張圖的信息量很大,綠色的點,代表CPU的時鐘頻率,越高當(dāng)然越快??梢钥闯鲋钡?004年,CPU的時鐘頻率基本是指數(shù)上升的,背后的主要原因就是晶體管的尺寸縮小。

  另外一個重要的原因是,尺寸縮小之后,集成度(單位面積的晶體管數(shù)量)提升,這有多個好處,一來可以增加芯片的功能,二來,根據(jù)摩爾定律,集成度提升的直接結(jié)果是成本的下降。

  這也是為什么行業(yè)50年來如一日地追求摩爾定律的原因,因為如果達(dá)不到這個標(biāo)準(zhǔn),你家的產(chǎn)品成本就會高于能達(dá)到這個標(biāo)準(zhǔn)的對手,你家就倒閉了。

  還有一個原因是晶體管縮小可以降低單個晶體管的功耗,因為縮小規(guī)則的要求,同時會降低整體芯片的供電電壓,進(jìn)而降低功耗。

  但也有例外,從物理原理上說,單位面積的功耗并不降低。因此這成為了晶體管縮小的一個很嚴(yán)重的問題,因為理論上的計算是理想情況,實際上,不僅不降低,反而是隨著集成度的提高而提高的。

  2000年前后,人們已經(jīng)預(yù)測到,根據(jù)摩爾定律的發(fā)展,如果沒有什么技術(shù)進(jìn)步的話,晶體管縮小到2010年前后時,其功耗密度可以達(dá)到火箭發(fā)動機的水平,這樣的芯片當(dāng)然是不可能正常工作的。即使達(dá)不到這個水平,溫度太高也會影響晶體管的性能。

  事實上,業(yè)界現(xiàn)在也沒有找到真正徹底解決晶體管功耗問題的方案,實際的做法是:一方面降低電壓(功耗與電壓的平方成正比),一方面不再追求時鐘頻率。因此在上圖中,2005年以后,CPU頻率不再增長,性能的提升主要依靠多核架構(gòu)。這個被稱作“功耗墻”,至今仍然存在,所以你買不到5GHz的處理器,4GHz的都幾乎沒有。

  以上是三個縮小晶體管的主要誘因??梢钥闯?,都是重量級的提升性能、功能、降低成本的方法,所以業(yè)界才會一直堅持到現(xiàn)在。

  那么是怎樣縮小的呢?物理原理是恒定電場,因為晶體管的物理學(xué)通俗的說,是電場決定的,所以只要電場不變,晶體管的模型就不需要改變,這種方式被證明效果最佳,被稱為Dennard Scaling,提出者是IBM。

  電場等于電壓除以尺寸。既然要縮小尺寸,就要等比降低電壓。

  如何縮小尺寸?簡單粗暴:將面積縮小到原來的一半就好了。面積等于尺寸的平方,因此尺寸就縮小大約0.7。如果看一下晶體管技術(shù)節(jié)點的數(shù)字:

  130nm 90nm 65nm 45nm 32nm 22nm 14nm 10nm 7nm (5nm)

  會發(fā)現(xiàn)是一個大約以0.7為比的等比數(shù)列?,F(xiàn)在,這只是一個命名的習(xí)慣,跟實際尺寸已經(jīng)有差距了。

  第二個問題,為什么現(xiàn)在的技術(shù)節(jié)點不再直接反應(yīng)晶體管的尺寸呢?

  原因也很簡單,因為無法做到這個程度的縮小了。有三個主要原因:

  首先,原子尺度的計量單位是埃,為0.1nm。

  10nm的溝道長度,也就只有不到100個硅原子而已。未來晶體管物理模型是這樣的:用量子力學(xué)的能帶論計算電子的分布,但是用經(jīng)典的電流理論計算電子的輸運。

  電子在分布確定之后,仍然被當(dāng)作一個粒子來對待,而不是考慮它的量子效應(yīng)。因為尺寸大,所以不需要。但是越小,就越不行,就需要考慮各種復(fù)雜的物理效應(yīng)。

  其次,即使用經(jīng)典的模型,性能上也出了問題,這個叫做短溝道效應(yīng),其效果是損害晶體管的性能。

  短溝道效應(yīng)其實很好理解,通俗地講,晶體管是一個三個端口的開關(guān),其工作原理是把電子從一端(源端)送到另一端(漏端),這是通過溝道進(jìn)行的,另外還有一個端口(柵端)的作用是,決定這條溝道是打開的,還是關(guān)閉的。這些操作都是通過在端口上加上特定的電壓來完成的。

  晶體管性能依賴的一點是,必須要打得開,也要關(guān)得緊。短溝道器件,打得開沒問題,但是關(guān)不緊,原因就是尺寸太小,內(nèi)部有很多電場上的互相干擾,以前都是可以忽略不計的,現(xiàn)在則會導(dǎo)致柵端的電場不能夠發(fā)揮全部的作用,因此關(guān)不緊。關(guān)不緊的后果就是有漏電流,簡單地說就是不需要、浪費的電流。

  可不能小看這部分電流,因為此時晶體管是在休息,沒有做任何事情,卻在白白地耗電。目前,集成電路中的這部分漏電流導(dǎo)致的能耗,已經(jīng)占到了總能耗的近50%,所以也是目前晶體管設(shè)計和電路設(shè)計的一個最主要的難題。

  第三,制造工藝也越來越難做到那么小的尺寸了。

  決定制造工藝的最小尺寸的,叫做光刻機。它的功能是,把預(yù)先印制好的電路設(shè)計,像洗照片一樣洗到晶片表面上去,在我看來就是一種bug級的存在,因為吞吐率非常地高。否則那么復(fù)雜的集成電路,如何才能制造出來呢?比如英特爾的奔騰4處理器,據(jù)說需要30~40多張不同的設(shè)計模板,先后不斷地曝光,才能完成整個處理器的設(shè)計印制。

  但是光刻機,顧名思義,是用光的,當(dāng)然不是可見光,但總之是光。

  而稍有常識就會知道,所有用光的東西,都有一個問題,就是衍射。光刻機也不例外。

  因為這個問題的制約,任何一臺光刻機所能刻制的最小尺寸,基本上與它所用的光源的波長成正比。波長越小,尺寸也就越小,這個道理是很簡單的。

  目前的主流生產(chǎn)工藝采用荷蘭艾斯摩爾生產(chǎn)的步進(jìn)式光刻機,所使用的光源是193nm的氟化氬(ArF)分子振蕩器產(chǎn)生的,被用于最精細(xì)尺寸的光刻。


上一頁 1 2 3 下一頁

關(guān)鍵詞: 半導(dǎo)體 晶體管

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉