在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（2）

在Xilinx 的FPGA器件中，全局的復(fù)位/置位信號(hào)（Global Set/Reset (GSR)）（可以通過(guò)全局復(fù)位管腳引入）是幾乎絕對(duì)可靠的，因?yàn)樗切酒瑑?nèi)部的信號(hào)。如果所有的觸發(fā)器都使用這一全局復(fù)位信號(hào)，則GSR信號(hào)將形成一個(gè)高扇出的網(wǎng)絡(luò)（有興趣的朋友可以在綜合工具中查看）。雖然在啟動(dòng)順序中，它可以與一個(gè)用戶自定義的時(shí)鐘進(jìn)行同步，但是想讓它與設(shè)計(jì)中的所有時(shí)鐘信號(hào)進(jìn)行同步是不可能的；比如，一個(gè)Xilinx FPGA中可能含有多個(gè)DLL/DCM/PLL時(shí)鐘處理模塊，每個(gè)模塊又可以產(chǎn)生多個(gè)時(shí)鐘信號(hào)，在各個(gè)模塊內(nèi)部進(jìn)行時(shí)鐘信號(hào)的同步是可行的，然而想讓所有時(shí)鐘信號(hào)同步是完全不可行的——從DCM的分布上就可以看出來(lái)：中間相隔的長(zhǎng)距離布線對(duì)高頻時(shí)鐘信號(hào)的延時(shí)顯著增大，進(jìn)行同步自然無(wú)法做到。于是，在時(shí)鐘信號(hào)頻率越來(lái)越高的情況下，全局復(fù)位信號(hào)便開始成為時(shí)序關(guān)鍵。解釋如下：

圖1被兩個(gè)時(shí)鐘信號(hào)的邊沿截?cái)嗟膹?fù)位信號(hào)的時(shí)序圖