新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > QII中的幾個Warning的解決方法

QII中的幾個Warning的解決方法

作者: 時間:2017-10-13 來源:網(wǎng)絡(luò) 收藏

前幾天看網(wǎng)上一個人說在仿經(jīng)典基礎(chǔ)程序按鍵消抖實驗的時候0 error、0 warning,正好我也在仿這個實驗,就想說看看我能不能也出現(xiàn)這樣爽的結(jié)果,沒想到最后出了6個warning,于是施展搜索大法,力爭把幾個warning消滅掉!1.: An incorrect TImescale is selected for the Verilog Output (.VO) file of this PLL design. Its required that the TImescale should be 1 ps when simulaTIng a PLL design in a third party tool.這個大致是關(guān)于時間精度的,在網(wǎng)上查了下,將SETTING中精度設(shè)置由1ns改為了原本的1ps,警告消失,警告的大致意思是在第三方仿真工具下仿真PLL設(shè)計,就要求時間精度為1ps,不明白為什么一定要這樣,有待以后解決。2.: Found pins functioning as undefined clocks and/or memory enables  

Info: Assuming node CLK is an undefined clock研究了半天,剛開始以為是沒設(shè)定時鐘管腳,還在納悶明明所有PIN都設(shè)定了,后來看到網(wǎng)上說是沒設(shè)定全局時鐘,于是一系列設(shè)定后終于解決,并且明白了之前一直不理解的時鐘頻率問題,原來時鐘頻率是可以自行設(shè)定的,本來還以為只能testbench里假定呢,傻了~下面是解決辦法:選擇Assignment > Setting命令,在Timing Analysis Settings下選擇的Classic Timing Analyzer SettingsDefault required fmax中填入時鐘頻率,點擊下面的Indicidual Clocks按鈕點擊New點擊Applies to node后面的“...”按鈕,并在彈出的Node finder中加入相應(yīng)的CLK信號填上clock settings name(即為程序中CLK),設(shè)置時鐘頻率和占空比,點擊OK然后一路OK下去,再編譯的時候這個警告就會沒有了3.: The Reserve All Unused Pins setting has not been specified, and will default to As output driving ground.這個是比較詭異的警告,在網(wǎng)上搜了半天,沒有確切的解決辦法,這個信息大致的意思是未定義管腳設(shè)置接地,其實無關(guān)緊要,但是放在那不管很影響我的0warning記錄,于是在setting里面找,后來發(fā)現(xiàn)在device里有個對話框device and pin options,打開后里面有個unused pins,把里面的選項由原來的接地改成三態(tài),再仿真警告就沒了,但奇怪的是,后來我又改了回來,再仿真,警告還是沒有出現(xiàn),不知何故。4.Warning: Expected ENABLE_CLOCK_LATENCY to be set to ON but is set to OFF這個是說時鐘延遲的一個設(shè)置應(yīng)該設(shè)置為ON,網(wǎng)上都說沒什么影響,貌似與時序仿真有關(guān),不太清楚,設(shè)置在Classic Timing Analyzer中有個more setting,里面下拉菜單中就有ENABLE_CLOCK_LATENCY,設(shè)置為ON就OK。5.Warning (10238): Verilog Module Declaration warning at sw_debounce.v(5): ignored anonymous port(s) indicated by duplicate or dangling comma(s) in the port list for module sw_debounce這個在網(wǎng)上死活沒找到,最后只好自己解決,簡單看了下,大致是端口定義那邊的逗號出了問題,于是鼠標爬過去看,結(jié)果發(fā)現(xiàn)在定義端口的最后一個端口后面多了個逗號,真是馬虎~6.Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.由于我用的版本是免費的,所以不支持邏輯鎖定功能,不知道對程序有沒有影響,消不下去。郁悶~~~沒有完成0warning,不過還好這個不是技術(shù)性問題,所以我也暫時忽略它吧!一個晚上解決的,終于把鍵盤消抖程序完成了!

本文引用地址:http://m.butianyuan.cn/article/201710/365692.htm


關(guān)鍵詞: QII Warning EDA

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉