FPGA開發(fā)配置模式電路設(shè)計精華集錦

　　FPGA共有四種配置模式：從串模式（Slave Serial），主串模式（Master Serial），從并模式（Slave Parallel/SelectMap）以及邊界掃描模式（Boundary-Scan）。具體的配置模式由模式選擇引腳M2﹑M1﹑M0決定。不同的配置模式所對應(yīng)的M2﹑M1﹑M0，配置時鐘的方向以及相應(yīng)的數(shù)據(jù)位寬。

　　主串模式——最常用的FPGA配置模式。

　　在主串模式下，由 FPGA 的 CCLK 管腳給 PROM 提供工作時鐘，相應(yīng)的 PROM 在 CCLK 的上升沿將數(shù)據(jù)。從 D0 管腳送到 FPGA 的 DIN 管腳。無論 PROM 芯片類型 （ 即使其支持并行配置 ），都只利用其串行配置功能。

　　主串配置電路最關(guān)鍵的 3 點就是 JTAG 鏈的完整性、電源電壓的設(shè)置以及 CCLK 信號的考慮。

　　多片F(xiàn)PGA通信：

　　SPI串行Flash配置模式：

　　串行 Flash 的特點是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設(shè)接口 （SPI 總線接口 ）。

　　FPGA 通過 SCLK 控制雙方通信的時序，在 SS_n 為低時，F(xiàn)PGA 通過 MOSI 信號線將數(shù)據(jù)傳送到 FLASH，在同一個時鐘周期中，F(xiàn)LASH 通過 SOMI 將數(shù)據(jù)傳輸?shù)紽PGA 芯片。無論主、從設(shè)備，數(shù)據(jù)都是在時鐘電平跳轉(zhuǎn)時輸出，并在下一個相反的電平跳轉(zhuǎn)沿，送入另外一個芯片。

　　從串配置模式：

　　在串行模式下，需要微處理器或微控制器等外部主機通過同步串行接口將配置數(shù)據(jù)串行寫入 FPGA 芯片，其模式選擇信號 M［2:0］=3’b111。

　　DIN 輸入管腳的串行配置數(shù)據(jù)需要在外部時鐘CCLK 信號前有足夠的建立時間。其中單片F(xiàn)PGA 芯片構(gòu)成了完整的JTAG 鏈，僅用來測試芯片狀態(tài)，以及支持 JTAG 在線調(diào)試模式，與從串配置模式?jīng)]有關(guān)系。外部主機通過下拉 PROG_B啟動配置并檢測 INIT_B 電平，當(dāng) INIT_B 為高時，表明 FPGA 做好準(zhǔn)備，開始接收數(shù)據(jù)。此時，主機開始提供數(shù)據(jù)和時鐘信號直到 FPGA 配置完畢且 DONE 管腳為高，或者 INIT_B 變低表明發(fā)生配置錯誤才停止。整個過程需要比配置文件大小更多的時鐘周期，這是由于部分時鐘用于時序建立，特別當(dāng) FPGA 被配置為等待 DCM鎖存其時鐘輸入。

　　以下是重串模式的多片F(xiàn)PGA通信：

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　　JTAG配置模式：

　　將模式配置管腳設(shè)置為 JTAG 模式，即 M［2:0］=3’b101時，F(xiàn)PGA 芯片上電后或者 PROG_B 管腳有低脈沖出現(xiàn)后，只能通過 JTAG 模式配置。JTAG 模式不需要額外的掉電非易失存儲器，因此通過其配置的比特文件在 FPGA 斷電后即丟失，每次上電后都需要重新配置。由于JTAG 模式已更改，配置效率高，是項目研發(fā)階段必不可少的配置模式。

　　System ACE配置方案：

　　隨著 FPGA 成為系統(tǒng)級解決方案的核心，大型、復(fù)雜設(shè)備常需要多片大規(guī)模的 FPGA。如果使用 PROM 進行配置，需要很大的 PCB 面積和高昂的成本，因此很多情況下都利用微處理由從模式配置 FPGA 芯片，但該配置方案容易出現(xiàn)總線競爭且延長了系統(tǒng)啟動時間。為了解決大規(guī)模 FPGA 的配置問題，賽靈思公司推出了系統(tǒng)級的 System ACE（Advanced ConfiguraTIon Environment） 解決方案。

　　System ACE 可在一個系統(tǒng)內(nèi)，甚至在多個板上，對賽靈思的所有 FPGA 進行配置，使用 Flash 存儲卡或微硬盤保存配置數(shù)據(jù)，通過 System ACE 控制器把數(shù)據(jù)配置到 FPGA 中。目前，System ACE 有 System ACE CF（Compact Flash）、System ACE SC（Soft Controller） 以 及 System ACE MPM（MuTI-Package Module） 三 種。