解讀FPGA電容在線測(cè)試系統(tǒng)電路設(shè)計(jì)方案

　　PCB在焊接完成后，需要對(duì)其元器件進(jìn)行測(cè)試，傳統(tǒng)的方法是將其焊離PCB板后測(cè)試，但該方法不僅 麻煩、效率低，并且容易損傷電路板而極不實(shí)用；另一方法就是人工結(jié)合機(jī)器進(jìn)行測(cè)試，但這需要測(cè)試人員有一定的經(jīng)驗(yàn)，也給測(cè)試帶來(lái)了一定的不確定性，使得測(cè) 試結(jié)果的精準(zhǔn)度無(wú)法達(dá)到現(xiàn)代電路板的可靠性要求。所以，本文研究了一種可行的、簡(jiǎn)單實(shí)用及高精度的電容在線測(cè)試電路。另外，隨著EDA技術(shù)的快速發(fā) 展，FPGA以其高集成度、高可靠性及靈活性等特點(diǎn)正在快速成為數(shù)字系統(tǒng)開(kāi)發(fā)平臺(tái)，在多種領(lǐng)域都有非常廣闊的應(yīng)用前景。本設(shè)計(jì)結(jié)合上述兩特點(diǎn)，設(shè)計(jì)了一種 基于向FPGA內(nèi)植入Nios II嵌入式軟核作為控制器的電容在線測(cè)試電路。

　　測(cè)試原理

　　在線測(cè)試的基本思想是應(yīng)用電氣隔離技術(shù)，將被測(cè)元器件在電氣上和與其相連的元件隔離，進(jìn)而一一檢測(cè)PCB板上的每一個(gè)元件。隔離方法如圖1所示。設(shè)待測(cè)元件為Zx，周圍與之相連的元件阻抗等效為Z1、Z2，并將其另一端與測(cè)試電路同地。因?yàn)檫\(yùn) 放正向輸入端接地，根據(jù)“虛地”原則，Z2兩端等電位，都為地，即Z2被隔離；另外Vi為理想電壓源時(shí)，內(nèi)阻為零，Z1可視為電壓源的輸出負(fù)載，不影響 Zx上電壓降，即Z1也被隔離?？梢?jiàn)，只要確定輸入，測(cè)得輸出結(jié)果，就可計(jì)算出被測(cè)元件的大小。

　　信號(hào)源電路

　　電容測(cè)試需要在測(cè)試電路輸入端加交流信號(hào)，并且要求頻率可調(diào)。本文采用DDS專用芯片AD9850進(jìn)行交流信號(hào)源的設(shè)計(jì)。AD9850內(nèi)部有40位控制字，其中32位用于頻率控制，5位用于相位控制，1位用于電源休眠控制，2位用于選擇工作方式。這40位控制字可以通過(guò)并行或串行方式接入到控制器FPGA，本文采用串行裝載控制字，以節(jié)約I/O口，圖3為控制字的串行加載時(shí)序圖。

　　串行輸入方式，在W_CLK上升沿把數(shù)據(jù)位D7的一位數(shù)據(jù)串行輸入，當(dāng)輸入40位后，用一個(gè)FQ_UD脈沖即可更新輸出頻率和相位。圖4為DDS硬件電路圖。

　　其中，D0~D7為八位數(shù)據(jù)輸入端口，給內(nèi)部寄存器裝入40位控制數(shù)據(jù)，本文采用串行輸入，所以只 用到D7位與FPGA相連；CLKIN為外部參考時(shí)鐘輸入，本設(shè)計(jì)采用100M外部時(shí)鐘輸入；W_CLK為字輸入信號(hào)，上升沿有效；FQ_UD為頻率更新 控制信號(hào)，時(shí)鐘上升沿確認(rèn)輸入數(shù)據(jù)有效；VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端；IOUT為內(nèi)部DAC輸出端；IOUTB為“互補(bǔ)”DAC輸出 端；AVDD和DVDD采用+5V供電。IOUT輸出信號(hào)經(jīng)過(guò)濾波器后作為測(cè)試電路的激勵(lì)信號(hào)。

　　通過(guò)上述實(shí)測(cè)值與標(biāo)準(zhǔn)值的比較可以看出本文設(shè)計(jì)的由FPGA控制的電容在線測(cè)試系統(tǒng)具有多量程自動(dòng)選擇，測(cè)試精度高，使用方便等特點(diǎn)，測(cè)試范圍達(dá)到0.01μF~3μF.經(jīng)理論分析和試驗(yàn)證明，該設(shè)計(jì)具有很強(qiáng)的實(shí)用性和可靠性。