FPGA重點知識13條，助你構(gòu)建完整“邏輯觀”之二

　　8、FPGA時鐘系統(tǒng)

　　1. FPGA的全局時鐘是什么?

　　FPGA的全局時鐘應(yīng)該是從晶振分出來的，最原始的頻率。其他需要的各種頻率都是在這個基礎(chǔ)上利用PLL或者其他分頻手段得到的。

　　2. 全局時鐘和BUFG:

　　BUFG，輸入為固定管腳，輸出為H型全銅全局高速網(wǎng)絡(luò)，這樣抖動和到任意觸發(fā)器的延時差最小，這個也就是FPGA做同步設(shè)計可以不需要做后仿真的原因。

　　全局時鐘：今天我們從另一個角度來看一下時鐘的概念：時鐘是D觸發(fā)器的重要組成部分，一個有效邊沿使得D觸發(fā)器進(jìn)行一次工作。而更多的時候，D觸發(fā)器保持住上次的值。對于D觸發(fā)器來說，可以將輸入信號和時鐘作比較。也許你會問，這么比較有什么意義。首先看我們比較得出什么東西：

　　翻轉(zhuǎn)率：R=Dr/Crx100%

　　就是D觸發(fā)器改變一次值與時鐘有效沿個數(shù)的比值。

　　舉例:你寫了一個來一個時鐘有效沿就取一次反的電路，那么他的翻轉(zhuǎn)率就是100%，翻轉(zhuǎn)率和你的FPGA的功率有很大關(guān)系，翻轉(zhuǎn)率越高，F(xiàn)PGA功率越高。

　　3. 全局時鐘不夠用是什么意思?

　　因為全局時鐘需要驅(qū)動很多模塊，所以全局時鐘引腳需要有很大的驅(qū)動能力，F(xiàn)PGA一般都有一些專門的引腳用于作為全局時鐘用，他們的驅(qū)動能力比較強。但是如果這些引腳用完了，就只能用一般的引腳了，而他們的驅(qū)動能力不強，有可能不能滿足你的時序要求。(驅(qū)動能力小的，產(chǎn)生的延遲會大一些)

　　理論上，F(xiàn)PGA的任意一個管腳都可以作為時鐘輸入端口，但是FPGA專門設(shè)計了全局時鐘，全局時鐘總線是一條專用總線，到達(dá)片內(nèi)各部分觸發(fā)器的時間最短，所以用全局時鐘芯片工作最可靠，但是如果你設(shè)計的時候時鐘太多，F(xiàn)PGA上的全局時鐘管腳用完了就出現(xiàn)不夠用的情況。

　　4. 什么是第二全局時鐘?

　　比如我有一個同步使能信號，連接到FPGA內(nèi)部80%的資源(但不是時鐘),這個時候，你的信號走線到達(dá)各個D觸發(fā)器的延遲差很大，或者翻轉(zhuǎn)率比較大的時候(>40%)，這個時候你就需要使用第二全局時鐘資源。

　　第二全局時鐘資源的驅(qū)動能力和時鐘抖動延遲等指標(biāo)僅次于全局時鐘信號。第二全局時鐘資源其實是通過片內(nèi)的高速行列總線來實現(xiàn)的，而不像全局時鐘總線是一條專用總線。第二全局時鐘總線是通過軟件布線得到的，所以硬指標(biāo)肯定是拼不過全局時鐘總線。特別是當(dāng)你在已經(jīng)有80%以上的布線率的情況下，可能會出現(xiàn)約束第二全局時鐘資源失敗的情況。

　　5.CCLK:

　　CCLK：FPGA同步配置時鐘。如果配置模式為主模式，則該時鐘由FPGA器件生成，并輸出;如果配置模式為從模式，則該時鐘由外部提供;

　　當(dāng)所配置的數(shù)據(jù)存放在PROM中，即通過PROM來配置器件時，必須選擇CCLK時鐘;

　　USER CLOCK：用戶定義的配置時鐘信號，該配置時鐘目前很少采用;

　　JTAG CLOCK：JTAG模式的配置時鐘，該時鐘提供給內(nèi)部的JTAG控制邏輯。

　　默認(rèn)值為：CCLK

　　6. CCLK是怎么產(chǎn)生的：

　　CCLK的產(chǎn)生根據(jù)配置模式不同而不同，如果設(shè)置為Master模式，則由內(nèi)部的震蕩電路產(chǎn)生，作為外部ROM的工作時鐘，默認(rèn)為6MHZ，可通過配置選項設(shè)置;如果設(shè)置為Slave模式，則由計算機(或其他下載設(shè)備)提供，作為芯片內(nèi)部下載電路的工作時鐘;在JTAG模式情況下，CCLK不輸出，此時芯片內(nèi)部下載電路時鐘由內(nèi)部震蕩電路提供，TCK僅用作邊界掃描相關(guān)電路時鐘。

　　補充：FPGA的主配置模式中，CCLK信號是如何產(chǎn)生的?

　　CCLK是由FPGA內(nèi)部一個晶振電路產(chǎn)生的，同時ISE的軟件在生成BIT流文件時，有個CCLK CONFIG選項，這個選項只有在時鐘為CCLK時才可以起作用，可以在4-60MHz選擇，可以控制CCLK的頻率。

　　在主從模式配置，配置數(shù)據(jù)的前60個字節(jié)導(dǎo)入FPGA之前，CCLK一直是2.5MHz，接下來由于前60個配置字節(jié)的作用，CCLK改為CONFIG設(shè)定的頻率，直到結(jié)束，一般CONFIG默認(rèn)的頻率是4MHz.

　　7. FPGA中全局時鐘怎么用啊?是把時鐘接到FPGA的全局時鐘輸入引腳后，就起到全局時鐘的作用了，還是在編譯時需要制定某個時鐘為全局時鐘阿?

　　其實全局時鐘的使用關(guān)鍵在你的代碼… 如果你的代碼中只用了一個時鐘作為所有的或者大部分觸發(fā)器的時鐘，編譯器自然會把它編譯為全局時鐘。當(dāng)然硬件連接上還是用全局時鐘引腳較好，尤其是帶PLL的，不是所有的全局時鐘腳都能用PLL。

　　無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計PLD/FPGA時通常采用幾種時鐘類型。時鐘可分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上述四種時鐘類型的任意組合。

　　1.全局時鐘

　　對于一個設(shè)計項目來說，全局時鐘(或同步時鐘)是最簡單和最可預(yù)測的時鐘。在PLD/FPGA設(shè)計中最好的時鐘方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計項目中的每一個觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計項目中采用全局時鐘。PLD/FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。

　　圖1 示出全局時鐘的實例。圖1 定時波形示出觸發(fā)器的數(shù)據(jù)輸入D[1..3]應(yīng)遵守建立時間和保持時間的約束條件。建立和保持時間的數(shù)值在PLD數(shù)據(jù)手冊中給出，也可用軟件的定時分析器計算出來。如果在應(yīng)用中不能滿足建立和保持時間的要求，則必須用時鐘同步輸入信號(參看下一章“異步輸入”)。

　　圖1 全局時鐘

　　(最好的方法是用全局時鐘引腳去鐘控PLD內(nèi)的每一個寄存器，于是數(shù)據(jù)只要遵守相對時鐘的建立時間tsu和保持時間th)

　　2.門控時鐘

　　在許多應(yīng)用中，整個設(shè)計項目都采用外部的全局時鐘是不可能或不實際的。PLD具有乘積項邏輯陣列時鐘(即時鐘是由邏輯產(chǎn)生的)，允許任意函數(shù)單獨地鐘控各個觸發(fā)器。然而，當(dāng)你用陣列時鐘時，應(yīng)仔細(xì)地分析時鐘函數(shù)，以避免毛刺。

　　通常用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，用地址線去控制寫脈沖。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作：

　　1.驅(qū)動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。

　　2.邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。

　　圖2和圖3 是可靠的門控時鐘的實例。在 圖2 中，用一個“與”門產(chǎn)生門控時鐘，在 圖3 中，用一個“或”門產(chǎn)生門控時鐘。在這兩個實例中，引腳nWR和nWE考慮為時鐘引腳，引腳ADD[o..3]是地址引腳，兩個觸發(fā)器的數(shù)據(jù)是信號D[1..n]經(jīng)隨機邏輯產(chǎn)生的。

　　圖2 “與”門門控時鐘

　　圖3 “或”門門控時鐘

　　圖2和圖3 的波形圖顯示出有關(guān)的建立時間和保持時間的要求。這兩個設(shè)計項目的地址線必須在時鐘保持有效的整個期間內(nèi)保持穩(wěn)定(nWR和nWE是低電平有效)。如果地址線在規(guī)定的時間內(nèi)未保持穩(wěn)定，則在時鐘上會出現(xiàn)毛刺，造成觸發(fā)器發(fā)生錯誤的狀態(tài)變化。另一方面，數(shù)據(jù)引腳D[1..n]只要求在nWR和nWE的有效邊沿處滿足標(biāo)準(zhǔn)的建立和保持時間的規(guī)定。

　　我們往往可以將門控時鐘轉(zhuǎn)換成全局時鐘以改善設(shè)計項目的可靠性。圖4 示出如何用全局時鐘重新設(shè)計 圖2 的電路。地址線在控制D觸發(fā)器的使能輸入，許多PLD設(shè)計軟件，如MAX+PLUSII軟件都提供這種帶使能端的D觸發(fā)器。當(dāng)ENA為高電平時，D輸入端的值被鐘控到觸發(fā)器中：當(dāng)ENA為低電平時，維持現(xiàn)在的狀態(tài)。

　　圖4 “與”門門控時鐘轉(zhuǎn)化成全局時鐘

　　圖4 中重新設(shè)計的電路的定時波形表明地址線不需要在nWR有效的整個期間內(nèi)保持穩(wěn)定;而只要求它們和數(shù)據(jù)引腳一樣符合同樣的建立和保持時間，這樣對地址線的要求就少很多。