優(yōu)化AI芯片能效 Thinker團(tuán)隊(duì)提供新思路

　　目前，AI對(duì)硬件的計(jì)算要求越來越高，這主要在神經(jīng)網(wǎng)絡(luò)研發(fā)上壓縮與簡化則是一個(gè)學(xué)術(shù)界與工程界都在研究討論的重要問題。目前的深度神經(jīng)網(wǎng)絡(luò)普遍較大，無論是在云端還是在終端，都會(huì)影響網(wǎng)絡(luò)速度，增大功耗。

　　前不久，清華大學(xué)微納電子系Thinker團(tuán)隊(duì)在計(jì)算結(jié)構(gòu)上設(shè)計(jì)了Thinker系列AI計(jì)算芯片，并且還受到學(xué)術(shù)界和工業(yè)界的廣泛關(guān)注。Thinker團(tuán)隊(duì)此次研究成果，從存儲(chǔ)優(yōu)化和軟硬件協(xié)同設(shè)計(jì)的角度大幅提升了芯片能量效率，給AI計(jì)算芯片的架構(gòu)演進(jìn)提供了新思路。

　　據(jù)了解，在這次AI計(jì)算芯片的存儲(chǔ)優(yōu)化新方法中，刷新了神經(jīng)網(wǎng)絡(luò)加速框架，而且可以得到兩個(gè)優(yōu)化方向，其一是減少數(shù)據(jù)生存時(shí)間，其二就是增大數(shù)據(jù)維持時(shí)間。其次，還提出神經(jīng)網(wǎng)絡(luò)分層的混合計(jì)算模式，根據(jù)芯片參數(shù)及DNN網(wǎng)絡(luò)參數(shù)，對(duì)網(wǎng)絡(luò)的每一層分配一個(gè)最優(yōu)的計(jì)算模式。

　　但是，相比于傳統(tǒng)的采用SRAM的AI計(jì)算芯片，使用RANA框架的基于eDRAM的計(jì)算芯片在面積開銷相同的情況下可以減少41.7%的片外訪存和66.2%的系統(tǒng)能耗，使AI計(jì)算系統(tǒng)的能量效率獲得大幅提高。