Verilog的語言要素有哪些？

本章介紹Verilog HDL的基本要素，包括標(biāo)識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類型。

3.1 標(biāo)識符

Verilog HDL中的標(biāo)識符(idenTIfier)可以是任意一組字母、數(shù)字、$符號和_(下劃線)符號的組合，但標(biāo)識符的第一個字符必須是字母或者下劃線。另外，標(biāo)識符是區(qū)分大小寫的。以下是標(biāo)識符的幾個例子：

Count

COUNT //與Count不同。

_R1_D2

R56_68

FIVE$

轉(zhuǎn)義標(biāo)識符(escaped idenTIfier )可以在一條標(biāo)識符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識符以 (反斜線)符號開頭，以空白結(jié)尾(空白可以是一個空格、一個制表字符或換行符)。下面例舉了幾個轉(zhuǎn)義標(biāo)識符：

7400

.*.$

{******}

~Q

OutGate 與OutGate相同。

最后這個例子解釋了在一條轉(zhuǎn)義標(biāo)識符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識符的一部分。也就是說，標(biāo)識符OutGate 和標(biāo)識符OutGate恒等。

Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語言中的所有保留字。注意只有小寫的關(guān)鍵詞才是保留字。例如，標(biāo)識符always(這是個關(guān)鍵詞)與標(biāo)識符ALWAYS(非關(guān)鍵詞)是不同的。

另外，轉(zhuǎn)義標(biāo)識符與關(guān)鍵詞并不完全相同。標(biāo)識符iniTIal 與標(biāo)識符iniTIal(這是個關(guān)鍵詞)不同。注意這一約定與那些轉(zhuǎn)義標(biāo)識符不同。

3.2 注釋

在Verilog HDL中有兩種形式的注釋。

/*第一種形式:可以擴展至

多行 */

//第二種形式:在本行結(jié)束。

3.3 格式

Verilog HDL區(qū)分大小寫。也就是說大小寫不同的標(biāo)識符是不同的。此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫，也可以在一行內(nèi)編寫。白空(新行、制表符和空格)沒有特殊意義。下面通過實例解釋說明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一樣:

initial

begin

Top = 3' b001;

#2 Top = 3' b011;

end

3.4 系統(tǒng)任務(wù)和函數(shù)

以$字符開始的標(biāo)識符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機制。這種機制可在設(shè)計的不同部分被調(diào)用。任務(wù)可以返回0個或多個值。函數(shù)除只能返回一個值以外與任務(wù)相同。此外，函數(shù)在0時刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。

$display (Hi, you have reached LT today);

/* $display 系統(tǒng)任務(wù)在新的一行中顯示。*/

$time

//該系統(tǒng)任務(wù)返回當(dāng)前的模擬時間。

系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在第10章中詳細講解。

3.5 編譯指令

以`(反引號)開始的某些標(biāo)識符是編譯器指令。在Verilog 語言編譯時，特定的編譯器指令在整個編譯過程中有效(編譯過程可跨越多個文件)，直到遇到其它的不同編譯程序指令。完整的標(biāo)準(zhǔn)編譯器指令如下:

* `define, `undef

* `ifdef, `else, `endif

* `default_nettype

* `include

* `resetall

* `timescale

* `unconnected_drive, `nounconnected_drive

* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替換，它很像C語言中的#define 指令，如:

`define MAX_BUS_SIZE 32

. . .

reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被編譯，其在整個編譯過程中都有效。例如，通過另一個文件中的`define指令，MAX_BUS_SIZE 能被多個文件使用。

`undef 指令取消前面定義的宏。例如:

`define WORD 16 //建立一個文本宏替代。

. . .

wire [ `WORD : 1] Bus;

. . .

`undef WORD

// 在`undef編譯指令后, WORD的宏定義不再有效.

3.5.2 `ifdef、`else 和`endif

這些編譯指令用于條件編譯，如下所示：

`ifdef WINDOWS

parameter WORD_SIZE = 16

`else

parameter WORD_SIZE = 32

`endif

在編譯過程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說明。

`else 程序指令對于`ifdef 指令是可選的。

3.5.3 `default_nettype

該指令用于為隱式線網(wǎng)指定線網(wǎng)類型。也就是將那些沒有被說明的連線定義線網(wǎng)類型。

`default_nettype wand

該實例定義的缺省的線網(wǎng)為線與類型。因此，如果在此指令后面的任何模塊中沒有說明的連線，那么該線網(wǎng)被假定為線與類型。

3.5.4 `include

`include 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對路徑名定義，也可以用全路徑名定義, 例如:

`include . . / . . /primitives.v

編譯時，這一行由文件“../../primitives.v” 的內(nèi)容替代。

3.5.5 `resetall

該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。

`resetall

例如，該指令使得缺省連線類型為線網(wǎng)類型。

3.5.6 `timescale

在Verilog HDL 模型中，所有時延都用單位時間表述。使用`timescale編譯器指令將時間單位與實際時間相關(guān)聯(lián)。該指令用于定義時延的單位和時延精度。`timescale編譯器指令格式為：

`timescale time_unit / time_precision

time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：

`timescale 1ns/100ps

表示時延單位為1ns, 時延精度為100ps。`timescale 編譯器指令在模塊說明外部出現(xiàn), 并且影響后面所有的時延值。例如:

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

//規(guī)定了上升及下降時延值。

endmodule

編譯器指令定義時延以ns為單位，并且時延精度為1/10 ns(100 ps)。因此，時延值5.22對應(yīng)5.2 ns, 時延6.17對應(yīng)6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,