新聞中心

EEPW首頁(yè) > 模擬技術(shù) > 設(shè)計(jì)應(yīng)用 > CMOS集成電路中電源和地之間的ESD保護(hù)電路設(shè)計(jì)

CMOS集成電路中電源和地之間的ESD保護(hù)電路設(shè)計(jì)

作者: 時(shí)間:2018-08-08 來(lái)源:網(wǎng)絡(luò) 收藏

摘 要:討論了3種常用的CMOS集成電路電源和地之間的ESD保護(hù)電路,分別介紹了它們的電路結(jié)構(gòu)以及設(shè)計(jì)考慮,并用Hspice對(duì)其中利用晶體管延時(shí)的電源和地的保護(hù)電路在ESD脈沖和正常工作兩種情況下的工作進(jìn)行了模擬驗(yàn)證.結(jié)論證明:在ESD脈沖下,該保護(hù)電路的導(dǎo)通時(shí)間為380ns;在正常工作時(shí),該保護(hù)電路不會(huì)導(dǎo)通,因此這種利用晶體管延時(shí)的保護(hù)電路完全可以作為CMOS集成電路電源和地之間的ESD保護(hù)電路.

本文引用地址:http://m.butianyuan.cn/article/201808/385807.htm

CMOS集成電路中電源和地之間的ESD保護(hù)電路設(shè)計(jì).rar
8c2f06c4708e7a60f7bce67b6f7c0576.rar(213.07 KB)


關(guān)鍵詞:

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉