云中的機(jī)器學(xué)習(xí)：FPGA 上的深度神經(jīng)網(wǎng)絡(luò)

憑借出色的性能和功耗指標(biāo)，賽靈思 FPGA 成為設(shè)計(jì)人員構(gòu)建卷積神經(jīng)網(wǎng)絡(luò)的首選 XE XE XE XE 。新的軟件工具可簡化實(shí)現(xiàn)工作。

人工智能正在經(jīng)歷一場變革，這要得益于機(jī)器學(xué)習(xí)的快速進(jìn)步。在機(jī)器學(xué)習(xí)領(lǐng)域，人們正對(duì)一類名為“深度學(xué)習(xí)”算法產(chǎn)生濃厚的興趣，因?yàn)檫@類算法具有出色的大數(shù)據(jù)集性能。在深度學(xué)習(xí)中，機(jī)器可以在監(jiān)督或不受監(jiān)督的方式下從大量數(shù)據(jù)中學(xué)習(xí)一項(xiàng)任務(wù)。大規(guī)模監(jiān)督式學(xué)習(xí)已經(jīng)在圖像識(shí)別和語音識(shí)別等任務(wù)中取得巨大成功。

深度學(xué)習(xí)技術(shù)使用大量已知數(shù)據(jù)找到一組權(quán)重和偏差值，以匹配預(yù)期結(jié)果。這個(gè)過程被稱為訓(xùn)練，并會(huì)產(chǎn)生大型模式。這激勵(lì)工程師傾向于利用專用硬件(例如 GPU)進(jìn)行訓(xùn)練和分類。

隨著數(shù)據(jù)量的進(jìn)一步增加，機(jī)器學(xué)習(xí)將轉(zhuǎn)移到云。大型機(jī)器學(xué)習(xí)模式實(shí)現(xiàn)在云端的 CPU 上。盡管 GPU 對(duì)深度學(xué)習(xí)算法而言在性能方面是一種更好的選擇，但功耗要求之高使其只能用于高性能計(jì)算集群。因此，亟需一種能夠加速算法又不會(huì)顯著增加功耗的處理平臺(tái)。在這樣的背景下，FPGA 似乎是一種理想的選擇，其固有特性有助于在低功耗條件下輕松啟動(dòng)眾多并行過程。

讓我們來詳細(xì)了解一下如何在賽靈思 FPGA 上實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò) (CNN)。CNN 是一類深度神經(jīng)網(wǎng)絡(luò)，在處理大規(guī)模圖像識(shí)別任務(wù)以及與機(jī)器學(xué)習(xí)類似的其他問題方面已大獲成功。在當(dāng)前案例中,針對(duì)在 FPGA 上實(shí)現(xiàn) CNN 做一個(gè)可行性研究，看一下 FPGA 是否適用于解決大規(guī)模機(jī)器學(xué)習(xí)問題。

卷積神經(jīng)網(wǎng)絡(luò)是一種深度神經(jīng)網(wǎng)絡(luò) (DNN)，工程師最近開始將該技術(shù)用于各種識(shí)別任務(wù)。圖像識(shí)別、語音識(shí)別和自然語言處理是 CNN 比較常見的幾大應(yīng)用。

什么是卷積神經(jīng)網(wǎng)絡(luò)?

卷積神經(jīng)網(wǎng)絡(luò)是一種深度神經(jīng)網(wǎng)絡(luò) (DNN)，工程師最近開始將該技術(shù)用于各種識(shí)別任務(wù)。圖像識(shí)別、語音識(shí)別和自然語言處理是 CNN 比較常見的幾大應(yīng)用。

2012 年,Alex Krishevsky 與來自多倫多大學(xué) (University of Toronto) 的其他研究人員 [1] 提出了一種基于 CNN 的深度架構(gòu)，贏得了當(dāng)年的“Imagenet 大規(guī)模視覺識(shí)別挑戰(zhàn)”獎(jiǎng)。他們的模型與競爭對(duì)手以及之前幾年的模型相比在識(shí)別性能方面取得了實(shí)質(zhì)性的提升。自此，AlexNet 成為了所有圖像識(shí)別任務(wù)中的對(duì)比基準(zhǔn)。

AlexNet 有五個(gè)卷積層和三個(gè)致密層(圖 1)。每個(gè)卷積層將一組輸入特征圖與一組權(quán)值濾波器進(jìn)行卷積，得到一組輸出特征圖。致密層是完全相連的一層，其中的每個(gè)輸出均為所有輸入的函數(shù)。

卷積層

AlexNet 中的卷積層負(fù)責(zé)三大任務(wù)，如圖 2 所示：3D 卷積;使用校正線性單元 (ReLu) 實(shí)現(xiàn)激活函數(shù);子采樣(最大池化)。3D 卷積可用以下公式表示：

其中Y(m,x,y)是輸出特征圖m位置(x,y)處的卷積輸出，S是(x,y)周圍的局部鄰域，W是卷積濾波器組，X(n,x,y)是從輸入特征圖n上的像素位置(x,y)獲得的卷積運(yùn)算的輸入。

圖 1 – AlexNet 是一種圖像識(shí)別基準(zhǔn)，包含五個(gè)卷積層(藍(lán)框)和三個(gè)致密層(黃)。

圖 2 – AlexNet 中的卷積層執(zhí)行 3D 卷積、激活和子采樣。

所用的激活函數(shù)是一個(gè)校正線性單元，可執(zhí)行函數(shù)Max(x,0)。激活函數(shù)會(huì)在網(wǎng)絡(luò)的傳遞函數(shù)中引入非線性。最大池化是 AlexNet 中使用的子采樣技術(shù)。使用該技術(shù)，只需選擇像素局部鄰域最大值傳播到下一層。

定義致密層

AlexNet 中的致密層相當(dāng)于完全連接的層，其中每個(gè)輸入節(jié)點(diǎn)與每個(gè)輸出節(jié)點(diǎn)相連。AlexNet 中的第一個(gè)致密層有 9,216 個(gè)輸入節(jié)點(diǎn)。將這個(gè)向量乘以權(quán)值矩陣，以在 4,096 個(gè)輸出節(jié)點(diǎn)中產(chǎn)生輸出。在下一個(gè)致密層中，將這個(gè) 4,096 節(jié)點(diǎn)向量與另一個(gè)權(quán)值矩陣相乘得到 4,096 個(gè)輸出。最后，使用 4,096 個(gè)輸出通過 softmax regression 為 1,000 個(gè)類創(chuàng)建概率。

在 FPGA 上實(shí)現(xiàn) CNN

隨著新型高級(jí)設(shè)計(jì)環(huán)境的推出，軟件開發(fā)人員可以更方便地將其設(shè)計(jì)移植到賽靈思 FPGA 中。軟件開發(fā)人員可通過從 C/C++ 代碼調(diào)用函數(shù)來充分利用 FPGA 與生俱來的架構(gòu)優(yōu)勢。Auviz Systems 的庫(例如 AuvizDNN)可為用戶提供最佳函數(shù)，以便其針對(duì)各種應(yīng)用創(chuàng)建定制 CNN?？稍谫愳`思 SD-Accel™ 這樣的設(shè)計(jì)環(huán)境中調(diào)用這些函數(shù)，以在 FPGA 上啟動(dòng)內(nèi)核。

最簡單的方法是以順序方式實(shí)現(xiàn)卷積和向量矩陣運(yùn)算?？紤]到所涉及計(jì)算量，因此順序計(jì)算會(huì)產(chǎn)生較大時(shí)延。

順序?qū)崿F(xiàn)產(chǎn)生很大時(shí)遲的主要原因在于 CNN 所涉及的計(jì)算的絕對(duì)數(shù)量。圖 3 顯示了 AlexNet 中每層的計(jì)算量和數(shù)據(jù)傳輸情況，以說明其復(fù)雜性。

圖 3 – 圖表展示了 AlexNet 中涉及的計(jì)算復(fù)雜性和數(shù)據(jù)傳輸數(shù)量。