【FPGA電源技術(shù)專輯】突破FPGA系統(tǒng)的功耗瓶頸

突破FPGA系統(tǒng)功耗瓶頸

FPGA作為越來(lái)越多應(yīng)用的“核心”，其功耗表現(xiàn)也“牽一發(fā)而動(dòng)全身”。隨著工藝技術(shù)的越來(lái)越前沿化，F(xiàn)PGA器件擁有更多的邏輯、存儲(chǔ)器和特殊功能，如存儲(chǔ)器接口、DSP模塊和多種高速SERDES信道，不僅靜態(tài)和動(dòng)態(tài)功耗也隨之增加，對(duì) FPGA設(shè)計(jì)的電源要求也非常復(fù)雜，這對(duì)系統(tǒng)功耗要求提出更多挑戰(zhàn)，盡可能地估算和優(yōu)化FPGA的功耗成為應(yīng)對(duì)挑戰(zhàn)的關(guān)鍵。

FPGA的主要功耗來(lái)源

了解FPGA設(shè)計(jì)和應(yīng)用怎樣影響功耗和電源供電要求會(huì)讓設(shè)計(jì)更清晰，更容易成功。FPGA功耗的主要來(lái)源于：一是靜態(tài)功耗，即工藝技術(shù)和硅片設(shè)計(jì)所帶來(lái)的靜態(tài)功耗;二是動(dòng)態(tài)功耗，每一設(shè)計(jì)獨(dú)特的應(yīng)用所帶來(lái)的動(dòng)態(tài)功耗各不相同，包括器件系列、時(shí)鐘頻率、電源軌要求和資源利用率等。

靜態(tài)功耗主要是晶體管的漏電流引起，由源極到漏極的漏電流以及柵極到襯底的漏電流組成。隨著半導(dǎo)體工藝更加先進(jìn)，晶體管尺寸不斷減小，泄漏電流也變得越來(lái)越大。

在FPGA中動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。動(dòng)態(tài)功耗是每一資源具體的使用及其使用量的產(chǎn)物，與信號(hào)觸發(fā)和電容負(fù)載充放電導(dǎo)致的額外功耗有關(guān)。負(fù)載較重的FPGA設(shè)計(jì)和具有較高時(shí)鐘頻率的設(shè)計(jì)通常功耗更大一些，如使用通用I/O和高速串行收發(fā)器時(shí)，所使用的I/O標(biāo)準(zhǔn)以及預(yù)期的數(shù)據(jù)速率等因素會(huì)確定I/O觸發(fā)速率以及邏輯時(shí)鐘速率，因此這類收發(fā)器會(huì)影響總電源需求。數(shù)據(jù)速率越快，所需要的時(shí)鐘頻率越高，負(fù)載就必須以更快的頻率充放電，因此功耗也就越高。在一般的設(shè)計(jì)中，動(dòng)態(tài)功耗占據(jù)了整個(gè)系統(tǒng)功耗的90%以上，所以降低動(dòng)態(tài)功耗是降低整個(gè)系統(tǒng)功耗的關(guān)鍵因素。

通過(guò)電源方案創(chuàng)新優(yōu)化FPGA功耗

由此可見(jiàn)，F(xiàn)PGA的供電與功耗需求是復(fù)雜而苛刻的。如何通過(guò)電源管理方案滿足FPGA系統(tǒng)的功耗優(yōu)化需求呢?這對(duì)于電源管理技術(shù)是一個(gè)巨大挑戰(zhàn)，必須得從內(nèi)核電壓、噪聲、上電排序、數(shù)字控制、電路規(guī)劃及分析工具等方面進(jìn)行全面的創(chuàng)新和優(yōu)化，才能很好地滿足FPGA系統(tǒng)的需求。

1.滿足內(nèi)核電源的供電需求

內(nèi)核電源是FPGA最大功耗輸入來(lái)源，需要提供大功率支持。因?yàn)閮?nèi)核電源軌驅(qū)動(dòng)邏輯，由于FPGA所包含的邏輯量達(dá)到了極高的水平，因此，功耗需求會(huì)不斷增長(zhǎng)。

此外，內(nèi)核供電電源還必須滿足嚴(yán)格的穩(wěn)態(tài)和瞬變電源軌要求。穩(wěn)態(tài)要求是指，不論內(nèi)核邏輯怎樣工作，都能夠維持內(nèi)核輸入的穩(wěn)態(tài)DC電壓，或者，簡(jiǎn)言之，供電電源與內(nèi)核輸入電壓的穩(wěn)壓精度有多高。

內(nèi)核電源軌的動(dòng)態(tài)負(fù)載要求是由FPGA快速加載和釋放資源的能力決定的，這會(huì)導(dǎo)致當(dāng)前的輸入電源要求出現(xiàn)很大而且很快的變化。供電電源的瞬時(shí)響應(yīng)必須能夠迅速調(diào)整適應(yīng)負(fù)載的變化，確保電源軌電壓保持在可接受的范圍內(nèi)。

理想的電源轉(zhuǎn)換器應(yīng)能夠同時(shí)實(shí)現(xiàn)較高的調(diào)節(jié)精度、低波紋和快速瞬時(shí)響應(yīng)。滿足這些要求的一種方法是使用具有較高開(kāi)關(guān)頻率的開(kāi)關(guān)轉(zhuǎn)換器。

Altera的Enpirion PowerSoC電源方案在高頻集成電路設(shè)計(jì)、磁體工程、電源封裝和結(jié)構(gòu)以及DC-DC系統(tǒng)工程4個(gè)關(guān)鍵領(lǐng)域?qū)崿F(xiàn)創(chuàng)新，為系統(tǒng)帶來(lái)了顯著優(yōu)勢(shì)。據(jù)分析顯示， PowerSoC工作在較高的開(kāi)關(guān)頻率下，利用獨(dú)特的磁體和封裝集成技術(shù)，使用了很少的電感和電容，實(shí)現(xiàn)了密度極高的引腳布局，因此，器件的波紋很低，瞬時(shí)響應(yīng)很快。在應(yīng)用在Cyclone V SoC設(shè)計(jì)中，Enpirion PowerSoC將供電電源引腳布局減小了22%，功耗降低了35%。

圖1

2.有效應(yīng)對(duì)噪聲敏感輸入

因?yàn)镕PGA中許多模塊對(duì)供電電源噪聲非常敏感，而噪聲會(huì)導(dǎo)致產(chǎn)生抖動(dòng)，隨之帶來(lái)很高的誤碼率(BER)，降低了電路性能，而現(xiàn)有的方案都難以達(dá)到要求。同時(shí)，系統(tǒng)需要輸出噪聲低的電源轉(zhuǎn)換器，而傳統(tǒng)的LDO效率低，會(huì)導(dǎo)致更大的功率浪費(fèi)。

Enpirion PowerSoC解決方案通過(guò)創(chuàng)新，實(shí)現(xiàn)了LDO的噪聲性能，同時(shí)維持了開(kāi)關(guān)調(diào)節(jié)器的高效特性。如圖2 Stratix V GX FPGA電路板上高速信號(hào)張得很開(kāi)的眼圖所示，因?yàn)椴捎肊npirion PowerSoC為收發(fā)器電源軌供電，其高頻硅片設(shè)計(jì)即使是高頻工作時(shí)也能夠減小開(kāi)關(guān)損耗的高效的開(kāi)關(guān)FET技術(shù)，再結(jié)合減小了雜散電感的獨(dú)特的封裝結(jié)構(gòu)，因此實(shí)現(xiàn)了低噪聲性能。

圖2

3.合理安排上電排序

一片F(xiàn)PGA會(huì)有很多需要電源供電的輸入引腳，但是并沒(méi)有必要為每一FPGA電源軌輸入專門(mén)供電。先進(jìn)的FPGA要求排序，這意味著FPGA中不同的資源有不同的電壓軌，必須在其他資源上電之前供電。這就要求每一電源供電都有使能引腳，在電源接通時(shí)能夠通信，調(diào)節(jié)到所要求的電壓。

而多種Enpirion器件具有“Power OK”或者“Power Good”引腳，支持這一功能，這些引腳可以用于向系統(tǒng)控制器或者排序器件發(fā)出信號(hào)，某一FPGA輸入已經(jīng)接通電源，可以開(kāi)始下一排序步驟，從而優(yōu)化FPGA上電排序和系統(tǒng)功耗。

4.通過(guò)數(shù)字控制優(yōu)化功耗

另一常見(jiàn)的系統(tǒng)電源要求是能夠進(jìn)行遠(yuǎn)程監(jiān)視——在這一過(guò)程中，可以遠(yuǎn)程測(cè)量系統(tǒng)參數(shù)，與接收系統(tǒng)通信，實(shí)現(xiàn)監(jiān)視。要實(shí)現(xiàn)更智能的系統(tǒng)電源監(jiān)視和優(yōu)化功能，輸入電壓、輸出電壓、輸出/負(fù)載電流和溫度等參數(shù)都是非常重要的信息。系統(tǒng)設(shè)計(jì)人員還希望能夠記錄FPGA在各種應(yīng)用情況下的功耗，利用這些信息動(dòng)態(tài)的調(diào)節(jié)某些FPGA性能，或者調(diào)節(jié)系統(tǒng)中不需要的某些部分，以便降低系統(tǒng)功耗，實(shí)現(xiàn)更綠色、性價(jià)比更高的最終設(shè)備。最簡(jiǎn)單、最便宜、最緊湊的方式是使用集成了遠(yuǎn)程監(jiān)視功能和相應(yīng)的通信總線的電源調(diào)節(jié)器。

在這方面，通過(guò)智能電壓ID(SmartVID)特性，Altera的Arria 10 FPGA和SoC通過(guò)PMBus接口，確定與Enpirion電壓調(diào)節(jié)器系統(tǒng)之間所需的VCC電壓和通信，將內(nèi)核電壓軌盡可能動(dòng)態(tài)調(diào)整到最小，而不會(huì)犧牲系統(tǒng)性能。同時(shí)，支持PMBus的Enpirion的ED8101P0xQI單相數(shù)字控制器，可實(shí)現(xiàn)對(duì)FPGA的多種遠(yuǎn)程監(jiān)視和低功耗特性。

5.提前規(guī)劃電源樹(shù)，整體布局優(yōu)化系統(tǒng)功耗

系統(tǒng)硬件設(shè)計(jì)會(huì)影響設(shè)計(jì)的復(fù)雜程度、周期和成本，因此，盡早規(guī)劃FPGA設(shè)計(jì)的電源樹(shù)非常關(guān)鍵。在PCB階段就做好FPGA的功耗估算，并建立好與最終設(shè)計(jì)非常接近的電源樹(shù)，提前安排好電源轉(zhuǎn)換器的合理位置，讓它盡量接近FPGA，這樣可避免采用大而昂貴的體電容，有助于散熱和降低功耗。

此外，提前規(guī)劃電源樹(shù)還可以增加靈活性，無(wú)需大規(guī)模重新設(shè)計(jì)即可滿足功耗要求。在設(shè)計(jì)快結(jié)束時(shí)調(diào)整并優(yōu)化最初的電源樹(shù)，要比設(shè)計(jì)新電源樹(shù)容易得多，也快很多。公司在面臨盡快交付產(chǎn)品壓力的大環(huán)境下，降低修改規(guī)劃不好的電源樹(shù)造成的電路板重制的風(fēng)險(xiǎn)和成本，減少在重制上所花的額外時(shí)間，這是很大的優(yōu)勢(shì)，能夠幫助系統(tǒng)設(shè)計(jì)人員搶在競(jìng)爭(zhēng)對(duì)手之前更快的將產(chǎn)品推向市場(chǎng)，盡早獲得收益。

針對(duì)這一需求， Altera提供了全套的PowerPlay功耗分析工具，包括PowerPlay早期功耗估算器表單，用于在設(shè)計(jì)早期階段估算FPGA系統(tǒng)的功耗，以及嵌入在Altera Quartus® II軟件中的PowerPlay功耗分析器工具，在設(shè)計(jì)完成后輸出比較準(zhǔn)確的功耗分析結(jié)果，以確保不會(huì)打破散熱和供電預(yù)算。

圖3

圖4

總結(jié)

FPGA系統(tǒng)因其功能日益強(qiáng)大、架構(gòu)日益復(fù)雜而對(duì)功耗提出了更大挑戰(zhàn)，理想的電源解決方案充分考慮到了FPGA系統(tǒng)的需求，從硬件、軟件和工具等各個(gè)方面進(jìn)行優(yōu)化，從而突破瓶頸，最大程度地滿足苛刻的FPGA電源要求。