“拼接樂高”實現(xiàn)應(yīng)用搭建，后摩爾時代誰是主流?

現(xiàn)階段，5G、人工智能、物聯(lián)網(wǎng)、云計算及自動駕駛等技術(shù)迅速落地，隨之帶來的是巨大的產(chǎn)業(yè)發(fā)展?jié)摿Γc此同時高速發(fā)展帶來的也是計算產(chǎn)業(yè)革新的挑戰(zhàn)，2019年10月24日賽靈思開發(fā)者大會（XDF）亞洲站媒體預(yù)溝通會于北京召開。

賽靈思人工智能業(yè)務(wù)資深總監(jiān) 姚頌

會上,賽靈思人工智能業(yè)務(wù)資深總監(jiān)姚頌為《電子產(chǎn)品世界》介紹，在計算產(chǎn)業(yè)正面臨諸多挑戰(zhàn)時的相應(yīng)措施及，賽靈思最新發(fā)布的創(chuàng)新型軟件平臺Vitis以及賽靈思開發(fā)者大會（XDF）的相關(guān)介紹。

摩爾定律放緩后誰成主流趨勢？

近些年AI芯片的種類日益增加，從市場局勢來看，行業(yè)內(nèi)各量級企業(yè)并沒有延續(xù)按照原有的增長趨勢發(fā)展，而是整體處于一種放緩的態(tài)勢。由于摩爾定律的放緩，異構(gòu)計算成為趨于主流的態(tài)勢，近些年賽靈思SOC的產(chǎn)品出貨量處于上升趨勢。摩爾定律放緩問題，在芯片成本及性能方面都給予了行業(yè)極大的沖擊，由于7納米投資節(jié)點很大，現(xiàn)投資7納米的只有英特爾、三星和TSMC，其他方向已經(jīng)不敢投資先進(jìn)型節(jié)點。7納米及以下的生產(chǎn)線的開發(fā)成本過高，相比于28納米高出近兩倍。

處理器方面，CPU可以通過更好的工藝尺寸進(jìn)而取得更好的性能以縮小GPU之間的差距，然而摩爾定律的放緩已經(jīng)使雙方水平看齊，無法通過工藝得到提升。CPU不能通過先進(jìn)工藝超過GPU的性能，GPU也不能通過先進(jìn)工藝超過專用芯片性能，最后全部制程拉到同一個水平線。從前，性能方面得躍進(jìn)主要來源于工藝節(jié)點、微結(jié)構(gòu)的提升，現(xiàn)階段沒工藝節(jié)點的提升困難，只能依仗體系結(jié)構(gòu)提升及專業(yè)化的體系結(jié)構(gòu)。摒棄掉靈活運用性及多重市場以此換來更高的性能。

Vitis平臺實現(xiàn)軟件接口統(tǒng)一

本年度，賽靈思創(chuàng)新型軟件平臺Vitis面世。從FPGA角度，Vitis擁有不同的軟件開發(fā)環(huán)境。舉例來說，Verilog用來單獨開發(fā)FPGA，F(xiàn)PGA接入云端加速后，形成CPU、PCIE、FPGA形式的系統(tǒng)配套，繼而的SD Accel開發(fā)環(huán)境就是利用PC插卡式的加速環(huán)境。我們知道，賽靈思在2013、2014年開始推出SOC。賽靈思的ZYNQ板卡上，RAM式CPU加上FPGA，中間使用組線連接。開發(fā)者可以使用ZYNQ實現(xiàn)應(yīng)用的完整開發(fā)，并使其加速在FPGA上。現(xiàn)階段，賽靈思希望使各領(lǐng)域開發(fā)者的設(shè)想融合，利用Vitis平臺，使軟件接口實現(xiàn)完整的統(tǒng)一。

收購案之后，賽靈思在AI相關(guān)的IP、軟件、算法方面得到了極大的助力，我們知道，開發(fā)者的代碼層次具有開放性。Vitis平臺中，F(xiàn)PGA的IP、運行底層的驅(qū)動軟件、編譯器、優(yōu)化器已經(jīng)全部實現(xiàn)完成且完善，值得一提的是Vitis平臺的zoo模型可以為開發(fā)者提供幾十個不同的業(yè)務(wù)場景可能使用到的算法。使用Vitis平臺，開發(fā)者從確定對應(yīng)業(yè)務(wù)場景算法到在FPGA上運行只需要花費很少的時間成本，如果開發(fā)者需要使用原創(chuàng)的算法，Vitis提供工具也可快速替換zoo模型算法。以此形勢，開發(fā)需要花費的時間成本以及功耗方面都會有一定程度上的降低。

高良率芯片推進(jìn)汽車領(lǐng)域

自賽靈思投資深鑒之后，雙方形成了汽車業(yè)務(wù)方向的戰(zhàn)略式合作推廣，截止到2018年底，賽靈思在汽車行業(yè)的芯片出貨為1.6億顆，其領(lǐng)域多應(yīng)用在拼接、視頻處理，ADAS方面。芯片質(zhì)量對于所有創(chuàng)業(yè)公司或有志于做芯片的公司來說，都是不可逾越的桎梏，關(guān)于芯片質(zhì)量問題上姚頌介紹到兩個指標(biāo)，dppm(每一百萬顆芯片中缺陷芯片的數(shù)量)，賽靈思汽車器件的芯片每一百萬顆中只有小于2顆可能有問題。FIT（10的9次方小時中，芯片發(fā)生故障的次數(shù)）賽靈思芯片產(chǎn)品小于12次。

“拼接樂高”形勢實現(xiàn)應(yīng)用搭建

如果FPGA可以像樂高一樣，用戶利用其實現(xiàn)任意形式的拼接，各個領(lǐng)域擁有的IP核，用戶打造應(yīng)用時，只需把流水線上各種不同的IP核進(jìn)行拼接，繼而實現(xiàn)性能上的完善，這是賽靈思及整個行業(yè)的愿景。

目前整個產(chǎn)業(yè)體系呈倒三角形狀態(tài)，以芯片和板卡為基石，累加開發(fā)環(huán)境，再向上提供第三方加速庫及開源軟件架構(gòu)，頂層是廣泛形勢的應(yīng)用場景。

在未來，采用單一形勢已經(jīng)無法大幅度提升性能。開發(fā)并非僅僅是底層軟件和底層硬件，研發(fā)者需要利用各類DSA，使不同相關(guān)行業(yè)得到更好的軟件支持，使開發(fā)者利用統(tǒng)一的軟件及各種類IP和解決方案在最短的時間成本內(nèi)實現(xiàn)應(yīng)用搭建。目前，賽靈思的部分戰(zhàn)略在AI和5G，在芯片層面、軟件層面、系統(tǒng)層面做出調(diào)整。2018年賽靈思發(fā)布了ACAP，2019年發(fā)布了Vitis，據(jù)賽靈思官方透露，本年度的XDF（賽靈思開發(fā)者大會）將會有更加創(chuàng)新型的產(chǎn)品發(fā)布。

關(guān)于XDF

作為自適應(yīng)和智能計算的全球領(lǐng)先企業(yè)，賽靈思開發(fā)者大會（XDF）于2017年開始舉辦，迄今已發(fā)展至第三屆。計算產(chǎn)業(yè)正面臨諸多挑戰(zhàn)：云端和邊緣正呈統(tǒng)一化趨勢，人工智能激增要求超高算力，后摩爾定律時代算力受限，異構(gòu)計算廣泛普及等。與此同時，5G、人工智能、物聯(lián)網(wǎng)、云計算及自動駕駛等技術(shù)迅速落地與演進(jìn)也帶來巨大的產(chǎn)業(yè)發(fā)展?jié)摿?。面對行業(yè)關(guān)鍵節(jié)點，種類繁多的開發(fā)者大會應(yīng)運而生。