新聞中心

EEPW首頁 > EDA/PCB > 設(shè)計應(yīng)用 > 借助 DFT 技術(shù)縮短,AI 芯片上市時間

借助 DFT 技術(shù)縮短,AI 芯片上市時間

—— 借助 DFT 技術(shù)縮短 AI 芯片上市時間
作者: 時間:2020-02-06 來源:電子產(chǎn)品世界 收藏

簡介

本文引用地址:http://m.butianyuan.cn/article/202002/409657.htm

人工智能  ()  現(xiàn)已進(jìn)入自主系統(tǒng)時代,這些系統(tǒng)將增強(qiáng)人類在計算密集型復(fù)雜任務(wù)領(lǐng)域的能力。 系統(tǒng)既便利又強(qiáng)大,有望解決人類社會面臨的各種重大挑戰(zhàn)。 系統(tǒng)包括三部分:大數(shù)據(jù)集、數(shù)據(jù)處理算法和處理數(shù)據(jù)的計算硬件。

為使  AI  系統(tǒng)切實可用,其必須快速處理大量數(shù)據(jù),這樣一來就需要強(qiáng)大的計算能力。AI 具有獨(dú)特的計算能力需求,這就導(dǎo)致 AI 或 AI 加速器市場迅速增長且競爭激烈。能否在這個市場取得成功,取決于能否讓產(chǎn)品快速上市,因此就需要使用設(shè)計和測試解決方案來應(yīng)對新型  AI  架構(gòu)的挑戰(zhàn)。本文將重點介紹 AI 硬件的設(shè)計,尤其是如何最佳地測試 AI 。Tessent?層次化 DFT 和測試向量生成非常適合 AI 芯片。

它可在較低層級(核心級別)執(zhí)行 DFT 邏輯插入和測試向量生成,以進(jìn)行掃描和存儲器測試。它可復(fù)制  DFT  邏輯并將其與核心復(fù)制集成,還能自動將測試向量映射到芯片級別。與  RTL  級測試邏輯插入配合使用時,Tessent 工具相比于傳統(tǒng)方法可顯著減少DFT 所需的時間。用戶實現(xiàn)的掃描測試向量生成速度最多提高了  10  倍,測試向量減少了  2  倍,使用的系統(tǒng)存儲器減少了 10 倍。1,2

加速芯片調(diào)通方法論的采用,進(jìn)一步加速了不斷發(fā)展的  AI  芯片的上市時間。Tessent  SiliconInsight?可在DFT 和測試儀領(lǐng)域之間建立直接聯(lián)系,從而簡化了這項極其繁瑣的任務(wù)。本文闡述了 Mentor Tessent 系列的 IC 測試工具可如何幫助設(shè)計人員滿足大型先進(jìn)工藝 AI 芯片的質(zhì)量和上市時間要求。

AI 競賽已然開始

openai.com 的數(shù)據(jù)顯示,AI 計算增長需求每  3.5  個月就會翻一倍,自  2012  年以來已增加  300,000  倍。3不同的公司會使用不同的硬件開發(fā)技術(shù)來滿足 AI 計算增長要求。

例如,Graphcore 和 Mythic 等公司的 AI 芯片是基于新型大規(guī)模并行架構(gòu)的 ASIC,此類架構(gòu)極大地提高了針對  AI  工作負(fù)荷的數(shù)據(jù)處理能力。其他公司(如  Intel、Nvidia 和  AMD)則繼續(xù)開發(fā)和優(yōu)化現(xiàn)有架構(gòu),如 GPU、CPU 和 FPGA 等,以滿足 AI 系統(tǒng)的性能需求并保持領(lǐng)先于新興架構(gòu)。4

AI 市場非?;钴S,超過  50  家初創(chuàng)公司和  25  家老牌半導(dǎo)體公司都在爭奪這一新興市場。5由于  AI  公司的飛速發(fā)展,市場競爭也日益激勵。

對所有這些競爭者而言,上市時間至關(guān)重要。6 設(shè)計流程的每個部分—包括 IC 測試和芯片調(diào)通所需的一切—都需要朝著盡快將高質(zhì)量且有效的芯片交付到客戶手中這一目標(biāo)而努力。

AI 芯片特征

盡管 AI 芯片可以采用不同的實施和架構(gòu),但有幾個關(guān)鍵設(shè)計特征一般是共通的。圖 1 顯示了 AI 芯片的一些例子。AI 芯片架構(gòu)和測試要求對  DFT  實施策略具有一定的影響。無論何種架構(gòu),AI 芯片通常都有以下設(shè)計特征:

? 含數(shù)十億門電路的大型設(shè)計

? 大量復(fù)制的處理核心

分布式存儲器

QQ截圖20200206094923.png

圖 1:AI 芯片示例。圖片由 Graphcore、Bitmain 和 Mythic 提供。

可大幅縮短 AI 芯片上市時間的 DFT 解決方案要求

為大幅縮短 AI 芯片的上市時間,DFT 解決方案有三個關(guān)鍵要求:

利用 AI 芯片的規(guī)則性

在 RTL 中執(zhí)行 DFT 插入

消除 DFT 到測試的迭代

利用 AI 芯片的規(guī)則性

AI 芯片通常包含大量相同的核心。DFT 利用 AI 芯片的規(guī)則性意味著所有 DFT 工作—包括測試插入、測試向量生成和驗證—在核心級別都需只完成一次。然后會自動復(fù)制完整的Sign-off 核心,以完成芯片級 DFT 實施,如圖 2 所示。

QQ截圖20200206094916.png

圖 2:以層次化 DFT 方法復(fù)制完整的已 Sign-off 的核心

實現(xiàn)一個核心的  Sign-off  并復(fù)制該核心以完成芯片的過程要比在芯片級別執(zhí)行 DFT 快得多。這種方法將 DFT 從流片的關(guān)鍵路徑中剝離出來,避免其對項目計劃造成影響。

Tessent 層次化  DFT  是一種理想的解決方案,它能利用  AI  芯片的規(guī)則性,并允許在不同層級對模塊進(jìn)行完整的  DFT  Sign-off。如圖  3  中所示,共有三個層級:核心(重復(fù)單元)、模塊(超級重復(fù)單元)和芯片。核心(重復(fù)單元)會在模塊(超級重復(fù)單元)中經(jīng)多次實例調(diào)用,而后者又會在芯片級別經(jīng)多次實例調(diào)用。

QQ截圖20200206094909.png

圖 3:Tessent 層次化 DFT 支持在不同的設(shè)計層級進(jìn)行完整的 DFT Sign-off。

在層次化 DFT 方法論中,DFT 實施、ATPG 和掃描測試向量驗證是在核心級別執(zhí)行的,因此完成后即被認(rèn)為已  Sign-off。對于接口邏輯和存儲器,可在模塊級別重復(fù)相同的過程。芯片實施完成后,核心和模塊的測試向量將由 Tessent 軟件自動重新映射到頂層。由于核心和模塊是復(fù)制的,因此只需針對其中一個核心和一個模塊執(zhí)行 Sign-off 流程。這樣將比在完成全部物理設(shè)計工作后對整個芯片執(zhí)行所有 DFT 工作和 Sign-off 要快得多。在  IC  制造完成后的故障診斷期間,Tessent 層次化  DFT  也很有用。它支持核心級診斷,可顯著加速診斷和失效分析流程。這種層次化診斷方法論可與包含重復(fù)的相同處理核心的  AI  芯片架構(gòu)完美匹配。

Tessent 層次化 DFT 采用如下獨(dú)特的技術(shù):

強(qiáng)大的測試向量重定向和合并功能

IJTAG 即插即用,用于核心復(fù)制和集成

IJTAG 自動化,用于芯片級 DFT 配置和管理

IJTAG 因其為片上儀器提供的靈活性和自動化而迅速成為  IP  集成和測試的基本標(biāo)準(zhǔn)。Tessent  IJTAG  支持Tessent 層次化 DFT 的自動化,并從兩個重要方面補(bǔ)充層次化 DFT 方法:1) IJTAG 基礎(chǔ)架構(gòu)的層次化驗證;2) 將核心級 BIST 和測試設(shè)置 IJTAG 測試向量重新映射到頂層。

對于層次化驗證,首先在核心級別驗證在該級別插入的  IJTAG  網(wǎng)絡(luò),然后再驗證各更高級別的  IJTAG  網(wǎng)絡(luò)。此外,當(dāng)在下一較高級別(父級別)復(fù)制核心時,核心的多個實例的  IJTAG  網(wǎng)絡(luò)會在父級別自動集成和驗證。IJTAG 網(wǎng)絡(luò)的層次化驗證可確保  IJTAG  網(wǎng)絡(luò)中的任何錯誤都能在設(shè)計流程中盡早發(fā)現(xiàn),從而避免對設(shè)計的日程安排造成影響。至于  IJTAG  測試向量重映射,用于掃描測試的測試設(shè)置向量(如掃描模式、低功耗配置等)和  BIST  測試向量是在核心級別生成和驗證。然而,這些測試向量最終會應(yīng)用于芯片級別。使用 Tessent IJTAG,核心級 IJTAG 測試向量會自動從核心級別重新映射到芯片級別,這比從頂層生成整個芯片的  IJTAG  測試向量要快得多。在十大半導(dǎo)體主要廠商中,有七家已在使用  Tessent  層次化  DFT  解決方案。

……未完待續(xù)……

點擊免費(fèi)下載完整白皮書>>



關(guān)鍵詞: AI 芯片

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉