ADC/DAC IC上的集成強(qiáng)化型DSP改進(jìn)寬帶多通道系統(tǒng)

因此，為改進(jìn)幅度對(duì)齊和幅度平坦度，根據(jù)每個(gè)通道相對(duì)于增益平坦Rx0的復(fù)值誤差響應(yīng)設(shè)計(jì)實(shí)值96抽頭任意幅度和相位pFIR。應(yīng)注意，pFIR設(shè)計(jì)算法更注重較窄目標(biāo)I/Q波段的誤差響應(yīng)。但是，完整的pFIR設(shè)計(jì)覆蓋更廣的全速率ADC奈奎斯特區(qū)，強(qiáng)制處于250 MHz子帶以外的區(qū)域使用統(tǒng)一的通帶響應(yīng)。因此，本文中，集中在接收NCO頻率(1.3 GHz)的250 MHz子帶對(duì)pFIR設(shè)計(jì)而言比奈奎斯特區(qū)的剩余頻率更重要。這些pFIR采用MATLAB中DSP System Toolbox的濾波器設(shè)計(jì)功能，但同樣的算法也可用到現(xiàn)場(chǎng)系統(tǒng)的強(qiáng)化型數(shù)字電路中。圖7顯示了本文實(shí)例所用16個(gè)接收通道中兩個(gè)通道的96抽頭pFIR濾波器。剩下來(lái)的14個(gè)接收通道的pFIR設(shè)計(jì)相似。圖8顯示了針對(duì)子陣列中所有16個(gè)接收通道設(shè)計(jì)在全奈奎斯特區(qū)的pFIR幅度和相位響應(yīng)。

必須注意，pFIR設(shè)計(jì)算法通常使用介于0到1之間的連續(xù)值系數(shù)空間。但是，硬件要求量化這些持續(xù)值系數(shù)，且必須位于系統(tǒng)可用的特定位寬內(nèi)。系統(tǒng)為pFIR系數(shù)空間采用不同的位寬，這樣一來(lái)，一些系數(shù)是16位，一些是12位，還有一些只有6位。此外，12位系數(shù)必須在16位系數(shù)的旁邊。如圖7中的系數(shù)值所示，只有更大值的系數(shù)需要16位，更小值的系數(shù)只需要6位。但是，只要對(duì)理想的濾波器系數(shù)進(jìn)行量化，都要引入量化誤差，應(yīng)注意最小化本文中的這種量化誤差，設(shè)計(jì)的系數(shù)仍需擬合可用的系數(shù)空間。

量化完成后，借助數(shù)字化儀IC應(yīng)用程序編程接口(API)功能，將pFIR系數(shù)載入每個(gè)通道。本文通過(guò)API使用串行外設(shè)接口(SPI)通信來(lái)修改每個(gè)通道的系數(shù)。但如果有必要，也可以使用專(zhuān)用的通用輸入/輸出接口(GPIO)信號(hào)在不同系數(shù)庫(kù)間進(jìn)行更快切換。

圖7 單獨(dú)96抽頭pFIR旨在提供子陣列內(nèi)的增益平坦和幅度對(duì)齊

圖8 針對(duì)所有接收通道設(shè)計(jì)的pFIR頻率響應(yīng)顯示了每個(gè)通道應(yīng)用的校準(zhǔn)響應(yīng)

圖9 為每個(gè)接收通道部署pFIR改進(jìn)了相對(duì)于Rx0的幅度均衡和幅度平坦度

最后，獲得后續(xù)接收數(shù)據(jù)采集，同時(shí)啟用pFIR來(lái)分析pFIR設(shè)計(jì)的有效性。圖9頂部顯示了啟用pFIR前的結(jié)果。應(yīng)注意，在幅度均衡步驟前，16個(gè)接收通道在感興趣的頻率范圍內(nèi)有不同的幅度和相位。還應(yīng)注意，八個(gè)接收通道的幅度平坦度響應(yīng)與另外八個(gè)的不同。但在為每個(gè)接收通道設(shè)計(jì)和啟用pFIR后，如圖9最下方所示，所有接收通道的幅度在名義上實(shí)現(xiàn)了I/Q帶寬內(nèi)的幅度均衡、幅度平坦以及相位對(duì)齊。幅度和相位均衡還可以通過(guò)更精細(xì)的pFIR設(shè)計(jì)實(shí)現(xiàn)改進(jìn)，但這超出了本文的范圍。

數(shù)字化元件資源消耗與FPGA資源消耗

如上所述，片上強(qiáng)化型pFIR在抽取階段前就存在于ADC數(shù)據(jù)通路中。正如演示的，這些pFIR為用戶提供了重要的應(yīng)用靈活性，但由于這個(gè)功能被卸載到數(shù)字化IC本身，因此它還使開(kāi)發(fā)人員能夠大大減少FPGA資源。問(wèn)題就變成：為什么要在數(shù)字化IC上而不是在FPGA的硬件描述語(yǔ)言(HDL)結(jié)構(gòu)中使用強(qiáng)化型pFIR？這可以從幾個(gè)方面來(lái)回答：資源減少、設(shè)計(jì)復(fù)雜性和功耗。

無(wú)論關(guān)注的領(lǐng)域是什么，資源減少向來(lái)都是一個(gè)重要的話題。數(shù)字化IC已經(jīng)創(chuàng)建并安裝了強(qiáng)化型pFIR模塊。在FPGA中，可以從DSP分片上建立FIR濾波器，這些DSP分片包含特定的FPGA構(gòu)造元件，意在提供DSP功能。FPGA DSP分片不同于傳統(tǒng)的邏輯門(mén)，比如觸發(fā)器，它會(huì)單獨(dú)計(jì)入FPGA資源利用率。要確定pFIR應(yīng)用于數(shù)字化IC還是FPGA，F(xiàn)PGA的利用率——特別是DSP分片的利用率——變得至為重要。為了作對(duì)比，所選的VCU118平臺(tái)包含一個(gè)由6840個(gè)DSP分片組成的XCVU9P Virtex? Ultrascale+^? Xilinx^? FPGA。雖然DSP分片的數(shù)量已經(jīng)相當(dāng)可觀，但在確定結(jié)構(gòu)中到底要放置多少個(gè)濾波器時(shí)，還必須考慮通道的數(shù)量。

為此，必須知道濾波器所需的輸入采樣速率。表1顯示了在FPGA上合成一個(gè)FIR設(shè)計(jì)時(shí)所需的估計(jì)資源數(shù)量，針對(duì)的是能映射潛在數(shù)字化IC數(shù)據(jù)通道配置的幾個(gè)應(yīng)用場(chǎng)景。這些為每個(gè)濾波器估計(jì)的資源來(lái)自Xilinx LogiCORE? IP FIR Compiler 7.2模塊摘要。為了查看這個(gè)概要，向Xilinx Vivado? Design Suite 2018.2創(chuàng)建的簡(jiǎn)化MicroBlaze^?設(shè)計(jì)添加了濾波器，如圖10所示。250 MSPS和1 GSPS速率的情況是FIR將使用從變頻器抽取的數(shù)據(jù)來(lái)運(yùn)行，而4 GSPS的情況則是假設(shè)數(shù)據(jù)直接來(lái)自變頻器的未抽樣輸入。每個(gè)FIR濾波器的運(yùn)行速度為250 MHz，以便模擬FIR濾波器在基帶數(shù)據(jù)通道中的運(yùn)行速度，并且包含96個(gè)16位可重載系數(shù)。

鑒于XCVU9P FPGA的利用率，很顯然必須要用一個(gè)更大的FPGA，比如XCVU13P（包含12,288個(gè)DSP分片），來(lái)包含所有需要的濾波器。對(duì)于4 GSPS FIR濾波器這種情況，需要至少兩個(gè)XCVU13P設(shè)備來(lái)分擔(dān)所有濾波器的資源負(fù)載，這相應(yīng)地減少了設(shè)計(jì)成本。相比之下，上文提到的用于強(qiáng)化型DSP pFIR部署的全部16個(gè)通道需要的所有濾波器全部包含在數(shù)字化IC本身中，目的是為了降低系統(tǒng)設(shè)計(jì)方法的復(fù)雜性。

表1 提高FIR采樣速率導(dǎo)致FPGA資源利用率超出現(xiàn)有能力，顯著增加了系統(tǒng)功耗

圖10 具有一個(gè)FIR濾波器的MicroBlaze設(shè)計(jì)在FPGA中啟用以確定資源利用率

FPGA中FIR的另一個(gè)主要問(wèn)題是設(shè)計(jì)的復(fù)雜性，這與DSP分片資源利用率高有關(guān)。考慮如何構(gòu)建濾波器。在硅片上，濾波器的設(shè)計(jì)被固定在芯片的單個(gè)位置，但系數(shù)和權(quán)重可以通過(guò)數(shù)字方式改變，從而實(shí)現(xiàn)一個(gè)相對(duì)靜態(tài)的執(zhí)行。在FPGA結(jié)構(gòu)中，F(xiàn)IR濾波器設(shè)計(jì)規(guī)定了那些DSP分片在芯片不同區(qū)域的布線。這意味著隨著濾波器的增加或變動(dòng)，會(huì)消耗FPGA更多的區(qū)域，DSP分片之間的布線連接也變得越來(lái)越具有挑戰(zhàn)性。其次，擴(kuò)展FIR濾波器設(shè)計(jì)可能會(huì)影響FPGA設(shè)計(jì)其余部分的布線，這會(huì)使時(shí)序關(guān)鍵布線變得很難，雖然在某些情況下并非不可能。

數(shù)字化元件功耗與FPGA功耗

行業(yè)總體趨勢(shì)是提高變頻器的采樣速率和多通道集成，這往往要求系統(tǒng)架構(gòu)師在整體設(shè)計(jì)中實(shí)施DSP模塊時(shí)能分析系統(tǒng)功耗。過(guò)去這些DSP模塊通過(guò)可編程邏輯來(lái)實(shí)施，如FPGA中可看到的。但是，在FPGA內(nèi)實(shí)施可配置模塊通常會(huì)產(chǎn)生過(guò)多的整體系統(tǒng)功耗。

為了嘗試直接比較兩個(gè)系統(tǒng)，我們?yōu)閂CU118創(chuàng)建了幾個(gè)簡(jiǎn)單的參考設(shè)計(jì)，目的是為了確定基于FPGA的濾波器方法在實(shí)際場(chǎng)景中功耗的相對(duì)差異。之所以選擇VCU118，因?yàn)楫?dāng)時(shí)它在Xilinx直接提供和支持的評(píng)估系統(tǒng)中擁有最多的DSP。基于VCU118，針對(duì)每個(gè)FIR輸入采樣速率創(chuàng)建了兩個(gè)Vivado項(xiàng)目：一個(gè)有濾波器，一個(gè)沒(méi)有。對(duì)于250 MHz和1 GHz這兩種情況，在設(shè)計(jì)中插入了八個(gè)FIR濾波器，如圖10所示。在4 GHz情況中，由于資源利用率高，設(shè)計(jì)中只插入了兩個(gè)FIR濾波器。每個(gè)濾波器使用輸出Xilinx LogiCORE DDS Compiler 6.0模塊饋送，以便確保使用的是有效數(shù)據(jù)。另外必須注意，在合成后要檢查RTL，以便驗(yàn)證設(shè)計(jì)中保留了濾波器，確保它們沒(méi)有被優(yōu)化掉。在針對(duì)每個(gè)采樣速率的第二個(gè)設(shè)計(jì)中，濾波器被移除，但所有其他IP模塊保留。

實(shí)施后啟動(dòng)設(shè)計(jì)，采用電流測(cè)量創(chuàng)建一個(gè)相對(duì)功率偏差，以便隔離濾波器所需的額外功率。濾波器的電流消耗見(jiàn)表2每個(gè)濾波器的測(cè)量功率一欄。再通過(guò)設(shè)計(jì)中為數(shù)量有限的濾波器（八個(gè)濾波器用于250 MHz和1 GHz，以及兩個(gè)濾波器用于4 GHz）采集的數(shù)據(jù)推算出所有濾波器的總功耗。這個(gè)偏差是對(duì)比的基本單位，用于擴(kuò)展到VCU118無(wú)法實(shí)施，但數(shù)字化儀IC可以實(shí)施的不同配置。作者認(rèn)為，這對(duì)FPGA來(lái)說(shuō)相對(duì)公平或可能有利，因?yàn)橐粋€(gè)實(shí)際系統(tǒng)的功耗不可能會(huì)線性擴(kuò)展。最后，將結(jié)果與Xilinx功耗估計(jì)器(XPE)工具為各種濾波器生成的功耗估值進(jìn)行對(duì)比3。功耗估值遠(yuǎn)遠(yuǎn)高于推測(cè)的結(jié)果，但這也說(shuō)明利用率提高造成的功耗是非線性增長(zhǎng)的。

為了比較FPGA中FIR和數(shù)字化儀IC中的強(qiáng)化型pFIR的功耗，我們將簡(jiǎn)單的濾波器設(shè)計(jì)測(cè)量的結(jié)果與多通道系統(tǒng)的實(shí)際電流消耗進(jìn)行了比較，多通道系統(tǒng)使用數(shù)字化儀IC上的強(qiáng)化型pFIR DSP模塊。包括所有前端網(wǎng)絡(luò)和時(shí)鐘電路在內(nèi)，使用未啟用強(qiáng)化型pFIR的數(shù)字化儀IC平臺(tái)的總系統(tǒng)功耗大約為98.40 W。如果所有16個(gè)強(qiáng)化型pFIR都啟用，使用數(shù)字化儀IC平臺(tái)的總系統(tǒng)功耗大約是104.88 W。因此，在多通道平臺(tái)使用強(qiáng)化型pFIR導(dǎo)致的功耗偏差總共約為6.48 W，包括了數(shù)字化儀IC系統(tǒng)上的所有16個(gè)接收通道。強(qiáng)化型pFIR直接接收來(lái)自ADC的數(shù)據(jù)，其運(yùn)行速度必須為當(dāng)前一代的ADC采樣速率(4 GSPS)。

表2 提高FIR采樣速率會(huì)導(dǎo)致系統(tǒng)功耗增加

圖11 數(shù)字化儀IC中的強(qiáng)化型DSP模塊改善了系統(tǒng)級(jí)功耗

但將這種功耗與假設(shè)有16個(gè)4 GSPS FPGA FIR的功耗作對(duì)比有點(diǎn)不切實(shí)際，因?yàn)閷?duì)單個(gè)Virtex Ultrascale+系列FPGA而言，其資源利用率不可能很高。因此，將250 MSPS速率的FPGA FIR與強(qiáng)化型4 GSPS pFIR作對(duì)比，表2和圖11顯示了32個(gè)FPGA FIR（16個(gè)I FIR和16個(gè)Q FIR）的功耗是2.40 W。FPGA中的濾波器的運(yùn)行速度比強(qiáng)化型數(shù)字化儀IC DSP模塊中的慢16倍多，但FPGA的功耗仍是強(qiáng)化型數(shù)字化儀IC功耗的0.37倍。將32個(gè)1 GSPS FPGA FIR與強(qiáng)化型4 GSPS pFIR相比，F(xiàn)PGA FIR的功耗約為7.04 W（其功耗要比強(qiáng)化型pFIR的高得多），運(yùn)行速度則比強(qiáng)化型pFIR的慢4倍。將16個(gè)4 GSPS FPGA FIR與16個(gè)強(qiáng)化型4 GSPS pFIR作比較，F(xiàn)PGA的功耗是這個(gè)系統(tǒng)配置的2倍?？傊瑘D11表明數(shù)字化儀IC中強(qiáng)化型pFIR的功耗要低于相應(yīng)的FPGA FIR濾波器的。此外，強(qiáng)化型pFIR降低了FPGA DSP片的利用率，這也降低了設(shè)計(jì)的復(fù)雜性和總功耗。利用更高速率的濾波器拓寬了250 MSPS濾波器數(shù)據(jù)速率不可能降低時(shí)的寬帶應(yīng)用場(chǎng)景。

最后要考慮的一個(gè)因素是在過(guò)度依賴FPGA資源的設(shè)備中（如數(shù)字化儀IC AD9081）利用強(qiáng)化型DSP的可擴(kuò)展性。在許多應(yīng)用中使用16個(gè)通道，也許只是最終系統(tǒng)的一個(gè)小子陣列。對(duì)許多利用強(qiáng)化型DSP（如AD9081中）的系統(tǒng)集成商而言，與通過(guò)增加FPGA資源拓展后端處理相比，可以得到更靈活的規(guī)模級(jí)解決方案以及更簡(jiǎn)單的信號(hào)鏈。關(guān)于這個(gè)爭(zhēng)論，作者主要考慮了擁有中央處理模型的系統(tǒng)，其中所有數(shù)據(jù)最終必須聚集到單個(gè)FPGA中。在這種情況下，隨著通道規(guī)模的擴(kuò)大，向更多的數(shù)據(jù)變頻器增加內(nèi)置濾波功能就需要更多的SERDES線路，從架構(gòu)方面看，管理很簡(jiǎn)單，因?yàn)椴⒉恍枰郌PGA資源。沒(méi)有這些強(qiáng)化型DSP功能，系統(tǒng)集成商就需要連接多個(gè)FPGA，以便針對(duì)同樣的應(yīng)用獲得必要的資源，情況會(huì)非常復(fù)雜。

結(jié)論

本文介紹了一個(gè)在單片數(shù)字化元件IC中整合DSP模塊的系統(tǒng)，并用具體的例子證明了這些數(shù)字化模塊可以提供相控陣、雷達(dá)、衛(wèi)星通信和電子戰(zhàn)應(yīng)用所需的多通道幅度和相位均衡。一種采用pFIR數(shù)字濾波器和DUC/DDC NCO相位偏移的方法表明，無(wú)需將這些DSP模塊整合到FPGA中，也可實(shí)現(xiàn)多通道寬帶均衡。用來(lái)進(jìn)行這種驗(yàn)證的系統(tǒng)見(jiàn)圖12，稱(chēng)為Quad-MxFE Platform4 ，可從ADI公司購(gòu)買(mǎi)。明確來(lái)講，AD9081 MxFE IC已經(jīng)成為子陣列設(shè)計(jì)的主干。Example HDL、MATLAB腳本和用戶證明文件可在ADQUADMXFE1EBZ產(chǎn)品維基頁(yè)面(ADI公司2020)上查看。16發(fā)射/16接收校準(zhǔn)板(ADQUADMXFE-CAL)也已開(kāi)售。儀器儀表和5G市場(chǎng)也許會(huì)對(duì)這些技術(shù)在子陣列測(cè)試和測(cè)量或基站開(kāi)發(fā)方面的運(yùn)用感興趣。

圖12 Quad-MxFE平臺(tái)可從ADI公司購(gòu)買(mǎi)

參考資料

1 Michael Jones、Michael Hennerich和Peter Delos?！笆褂眉蓪拵AC和ADC的多芯片同步特性確定上電相位。”ADI公司，2021年1月。

2 混合信號(hào)和DSP設(shè)計(jì)技巧，數(shù)字濾波器。ADI公司

3 Xilinx Power Estimator工具。Xilinx.

4 Peter Delos、Charles Frick和Michael Jones?！岸嗤ǖ繰F到數(shù)據(jù)開(kāi)發(fā)平臺(tái)助力相控陣原型開(kāi)發(fā)?！盇DI公司，2020年7月。

Quad-MxFE Prototyping Platform用戶指南。ADI公司

作者簡(jiǎn)介

Mike Jones是ADI公司航空航天和防務(wù)部的首席電氣設(shè)計(jì)工程師，在美國(guó)北卡羅來(lái)納州格林斯博羅工作。他于2016年加入ADI公司。從2007年到2016年，他在北卡羅來(lái)納州威爾明頓的通用電氣公司工作，擔(dān)任微波光子學(xué)設(shè)計(jì)工程師，致力于研發(fā)核工業(yè)微波和光學(xué)解決方案。他于2004年獲得北卡羅來(lái)納州立大學(xué)電氣工程學(xué)士學(xué)位和計(jì)算機(jī)工程學(xué)士學(xué)位，2006年獲得北卡羅來(lái)納州立大學(xué)電氣工程碩士學(xué)位。聯(lián)系方式：michael.jones@analog.com。

Travis Collins擁有伍斯特理工學(xué)院電氣和計(jì)算機(jī)工程博士學(xué)位和碩士學(xué)位。他的研究側(cè)重于小型蜂窩參考建模、相控陣測(cè)向和軟件定義無(wú)線電的高性能計(jì)算。他目前就職于ADI公司的系統(tǒng)開(kāi)發(fā)部，主要負(fù)責(zé)通信、雷達(dá)和通用信號(hào)處理應(yīng)用。聯(lián)系方式：travis.collins@analog.com。

Charles (Chas) Frick是ADI公司航空航天和防務(wù)部的系統(tǒng)應(yīng)用工程師，在美國(guó)北卡羅萊納州格林斯博羅工作。加入ADI公司之前，Chas于2016年獲得伍斯特理工學(xué)院機(jī)器人和電氣工程兩個(gè)學(xué)士學(xué)位。自2016年加入ADI公司以來(lái)，他一直從事PCB設(shè)計(jì)、嵌入式C語(yǔ)言代碼、MATLAB GUI、Python?測(cè)試自動(dòng)化和版本控制系統(tǒng)工作。在工作之余，Chas喜歡前往攀巖館、溜冰場(chǎng)或參加FIRST?機(jī)器人活動(dòng)。聯(lián)系方式：charles.frick@analog.com。