全新微縮之旅:延續(xù)摩爾定律的方法和DTCO的應用

美國時間4月21日，應用材料公司舉辦了“全新微縮之旅”大師課。期間，我們重點討論了要在未來若干年內提升晶體管密度，芯片制造商正在尋求互補的兩條道路。其一是延續(xù)傳統(tǒng)的摩爾定律二維微縮，也就是使用EUV光刻和材料工程打造出更小的特征。另一條則是使用設計技術協(xié)同優(yōu)化（DTCO）和三維技巧，對邏輯單元布局進行巧妙優(yōu)化，這樣無需對光刻柵距進行任何更改即可增加密度。這篇博客我們將英文博客原文摘選，一起回顧下該堂大師課程的技術精髓。

回顧二維微縮的發(fā)展

眾所周知，傳統(tǒng)的摩爾定律二維微縮定義了半個多世紀以來芯片行業(yè)的技術發(fā)展路線圖。在2000年前后的丹納德微縮時代，我們每兩年將晶體管尺寸縮減50%。我們縮小了用于控制晶體管開關狀態(tài)的柵極，其長度定義了節(jié)點：90納米、65納米等等。我們成比例縮小了氧化柵極，芯片制造商由此享受到了性能、功率和面積成本(或稱“PPAC”)的同步改善?；厥走^往，這些進步來得如此容易！

2000年到2010年間，柵極長度和氧化柵極微縮達到了極限：我們可以對更小的特征進行圖形化，但這并非沒有物理問題，例如柵極泄漏和接觸電阻，這會抵消面積成本降低所帶來的性能和功率效益。于是我們過渡到了“等效微縮”，柵極長度仍為30納米左右，物理氧化柵極的微縮陷入停滯。節(jié)點名稱不再與實際尺寸掛鉤。我們轉而使用應變硅和高K值金屬柵極等材料工程工藝。如此一來，即使“面積和成本（AC）”改善有所放緩，我們仍可以維持“性能和功率（PP）”效益。2010年往后，三維FinFET架構誕生，使得PP和AC都更上一層樓。

當光刻技術停留在193納米浸沒時，材料工程也同樣發(fā)揮了作用——將單程圖形化限制在約80納米柵距。雙重圖形化和四重圖形化分別使微縮能力進一步達到40納米和20納米柵距。

了解EUV（極紫外光）——使圖形化更簡單，卻令布線更加復雜

當發(fā)展至5納米節(jié)點時，EUV技術應運而生，并成就了25納米柵間距圖形化。然而，要想讓EUV更具實用性，則需要新的材料工程技術。舉例而言，在EUV分辨率極限水平上，晶體管接觸通孔很難使用傳統(tǒng)的阻擋層加填充方法來填充金屬。因為留給金屬布線的面積實在太小，并且還導致了接觸電阻呈指數(shù)增加。與此同時，“集成材料解決方案”（Integrated Materials Solutions）則可實現(xiàn)選擇性觸點沉積，幫助取消阻擋層的同時，還產生了更寬的低電阻接觸點。

微縮新方法及其挑戰(zhàn)

1.進一步EUV微縮的方法

有沒有新的方法可以進一步縮小尺寸？答案是肯定的，有如下兩條道路：

●   持續(xù)的內在微縮——即延用傳統(tǒng)的二維摩爾定律。也就是使用EUV光刻和材料工程打造出更小的特征。摩爾定律造就了3納米節(jié)點約一半的邏輯密度提高。

●   使用技術協(xié)同優(yōu)化（DTCO）和三維技巧，對邏輯單元布局進行巧妙優(yōu)化，實現(xiàn)3納米節(jié)點另外一半的邏輯密度提高。

2.EUV微縮面臨的材料工程新挑戰(zhàn)

使用EUV技術生成光子難度極大且成本高昂。因此，我們要讓EUV光刻使用的光子數(shù)量僅為深紫外刻蝕的十分之一。此外，我們用EUV刻蝕的圖形（比如交替的線條和間隔）就會細很多。這樣一來，EUV光刻膠的厚度也會大大縮減，我們便能用更少的光子開發(fā)光掩模圖形，而且這還有助于防止細圖形坍塌黏連。

在4月21日的大師課上，我們探討了使用EUV進而延續(xù)芯片的微縮。前提是我們能同時解決材料工程和量測方法的六大關鍵問題，如下所示：

●   問題一：糾正EUV光刻膠的隨機誤差

●   問題二：降低EUV圖形化成本

●   問題三：提高EUV圖形鍍膜的精度

●   問題四：在刻蝕晶圓之前確保光刻膠圖形的保真度

●   問題五：解決“邊緣布局錯誤”

●   問題六：使用大數(shù)據(jù)和人工智能加快進展

使用技術協(xié)同優(yōu)化（DTCO）和環(huán)繞柵極（GAA）晶體管

如上所言，在3納米節(jié)點，50%的邏輯密度改進來自“內在微縮”，即傳統(tǒng)的二維微縮。而另外50%則來自“DTCO”，即設計技術協(xié)同優(yōu)化。“內在微縮”已經為行業(yè)服務了50多年，而最近出現(xiàn)的DTCO則有助于彌補傳統(tǒng)摩爾定律微縮的放緩。DTCO為我們帶來了縮小邏輯單元、增加密度和改善面積成本的最新方法。

1.認識DTCO

DTCO 指的是巧妙改變邏輯單元元件的布局，從而在不更改光刻柵距的情況下實現(xiàn)晶體管的進一步微縮。如今已有數(shù)種DTCO技巧用于芯片設計。例如，在隔離單個邏輯單元時，設計人員用單擴散替代了雙擴散，從而實現(xiàn)了明顯的微縮效果。設計師們還將每個晶體管的鰭片數(shù)量從三個減至兩個，這稱為“減鰭”（fin depopulation）處理。同樣，設計人員也在努力實現(xiàn)“柵極上觸點”（contact over gate），也就是將晶體管的電接觸從側面移到頂部。

在4月21日的大師課上，我們介紹了一項新涌現(xiàn)的創(chuàng)新成果——環(huán)繞柵極晶體管。它利用了DTCO概念提升邏輯密度，同時改善芯片性能和功率。

2.認識環(huán)繞柵極晶體管

2010年，F(xiàn)inFET的問世標志著芯片設計從平面二維晶體管轉向三維晶體管。而環(huán)繞柵極（GAA）晶體管則將成為繼FinFET之后芯片業(yè)最重大的設計轉變之一。

將GAA描述成“DTCO的一種形式”可能顯得不合常情，但它的確符合DTCO的定義：GAA是通過巧妙重排晶體管元件，在同等光刻柵距下實現(xiàn)高于FinFET的邏輯密度。值得慶幸的是，伴隨GAA而來的還有材料工程創(chuàng)新，這些創(chuàng)新成果將大大改善功率和性能。如下我們將逐一介紹GAA的面積節(jié)約效果、探討外延生長和選擇性刻蝕的更多用處，并解釋“集成材料解決方案（Integrated Materials Solutions）”如何令GAA晶體管占用更小的空間、發(fā)揮更大的作用。

概念上講，GAA就像是把FinFET晶體管旋轉90度。柵極環(huán)繞在各溝道的全部四周——與只能從三面包圍溝道的FinFET相比又更上一個臺階。DTCO的優(yōu)點是邏輯單元在X和Y方向上都會縮小。設計師可以在保持性能不變的情況下大幅降低面積成本。不過，他們也許更有可能采取另一種做法：加寬納米片，以增加驅動電流，從而將性能提高多達25%，同時將密度增加25%左右。

外延生長和選擇性刻蝕對GAA功率和性能有至關重要的影響

從制造角度來看，GAA借用了許多成熟的FinFET制造工藝。然而，關鍵區(qū)別在于如何確定并控制溝道的寬度和均勻性。對于FinFET，溝道寬度由光刻和刻蝕決定，且往往存在易變性，這會降低晶體管性能。對于GAA，溝道寬度由更精確的外延生長和選擇性刻蝕來定義，這能實現(xiàn)更高的溝道均勻性和晶體管性能。

GAA采用兩種外延生長。快速的“全外延生長”（blanket epitaxy）用于沉積交替的硅層和硅鍺層，以形成納米片形結構。隨后，慢速的“選擇性外延生長”（selective epitaxy）用來將應力工程設計應用于納米片形結構，以優(yōu)化晶體管性能。最后，選擇性刻蝕用于去除硅鍺層——這些硅鍺層是“犧牲層”，僅用于輔助形成晶體管電子導通的溝道。

集成材料解決方案：縮小氧化柵極和高K值金屬柵極新方法

溝道需要經過進一步設計，以提升晶體管性能。我們需要沉積一個柵極氧化層，從全部四周包圍溝道。氧化柵極越薄，驅動電流就越高（這能優(yōu)化開關性能），漏電流也越低，從而減少功率浪費和發(fā)熱。事實上，氧化柵極微縮已停滯多年，這方面的突破對芯片制造商來說無疑是好消息。

接下來還要以高K值金屬柵極堆疊來包圍氧化柵極，高K值金屬柵極堆疊負責控制晶體管開關狀態(tài)。設計這種柵極極其困難，因為GAA溝道之間的間距通常只有10納米，遠小于FinFET的溝道間距。金屬柵極堆疊的寬度需要經過專門設計，以針對具體的終端市場，從電池供電移動設備到高性能服務器等等，優(yōu)化芯片功率和性能。業(yè)界需要一種能在極小的空間內實現(xiàn)閾值調諧的解決方案。

應用材料公司已經準備好了覆蓋范圍最廣泛的GAA制造產品線，包含涉及外延生長、原子層沉積和選擇性刻蝕的全新生產步驟，以及兩項全新的用于制造理想GAA氧化柵極和金屬柵極的集成材料解決方案（Integrated Materials Solutions?）。

更多思考：我們還能把晶體管和芯片縮小到什么程度？

回顧4月21日的“全新微縮之旅”大師課詳細介紹了兩種微縮方法：用EUV推進傳統(tǒng)的摩爾定律二維微縮，以及采用DTCO技巧（如“GAA晶體管”）。有了EUV，微縮面臨的挑戰(zhàn)已不在于圖形化，而是在于電阻隨晶體管觸點和布線的不斷縮小而呈指數(shù)增長。在美國時間5月26日的“大師課”上，我們還將繼續(xù)探討這些挑戰(zhàn)，并一起了解背面配電網(wǎng)絡和異構集成。