晶背供電技術(shù)的DTCO設(shè)計方案

一些芯片大廠近期宣布在其邏輯芯片的開發(fā)藍圖中導入晶背供電網(wǎng)絡(luò)（BSPDN）。比利時微電子研究中心（imec）于本文攜手硅智財公司Arm，介紹一種展示特定晶背供電網(wǎng)絡(luò)設(shè)計的設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）方案，其中采用了奈米硅穿孔及埋入式電源軌來進行晶背布線。他們展示如何在高效能運算應(yīng)用充分發(fā)揮該晶背供電網(wǎng)絡(luò)的潛力，并介紹在標準單元進行晶背連接的其它設(shè)計選擇，探察晶背直接供電方案所能發(fā)揮的最大微縮潛能。
長久以來，訊號處理與供電網(wǎng)絡(luò)都在硅晶圓正面進行，晶背供電技術(shù)打破了這種傳統(tǒng)，把整個配電網(wǎng)絡(luò)都移到晶圓背面。硅穿孔直接讓電力從晶背傳輸?shù)骄A正面，電子就不用經(jīng)過那些在芯片正面且結(jié)構(gòu)日益復雜的后段制程堆棧。

晶背供電技術(shù)：改變新一代邏輯芯片規(guī)則
晶背供電網(wǎng)絡(luò)（BSPDN）的目標是減緩邏輯芯片正面在后段制程所面臨的壅塞問題，而且還能透過設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO），在標準單元實現(xiàn)更有效率的導線設(shè)計，進而協(xié)助縮小邏輯標準單元的尺寸。芯片系統(tǒng)也可望因此受惠，系統(tǒng)級（system level）逐漸受到功率密度增加和供應(yīng)電壓猛降（IR壓降遽增）的影響。
由于晶背供電技術(shù)的導線能采用更大尺寸與更小電阻的設(shè)計，晶背供電網(wǎng)絡(luò)據(jù)信能大幅降低芯片的IR壓降。這將方便設(shè)計人員把穩(wěn)壓器與晶體管之間的功率損失控制在10%以下。利用晶圓接合技術(shù)，還有望實現(xiàn)像是邏輯與內(nèi)存堆棧等3D系統(tǒng)單芯片的設(shè)計。

 
圖一 : 晶背供電網(wǎng)絡(luò)的示意圖：它能把供電與訊號網(wǎng)絡(luò)分離。

2019年，imec率先提出晶背供電技術(shù)的概念，并與硅智財公司Arm合作，量化其系統(tǒng)級優(yōu)勢。同時，作為一套考慮布線環(huán)境的導線設(shè)計方案，晶背供電網(wǎng)絡(luò)也納入了imec展望2奈米以下的技術(shù)節(jié)點藍圖。近期，一些芯片大廠宣布將在其新一代邏輯芯片的商業(yè)量產(chǎn)制程中導入晶背配電技術(shù)。

晶背供電網(wǎng)絡(luò)的特定應(yīng)用：納米硅穿孔連通至埋入式電源軌
晶背供電網(wǎng)絡(luò)帶給芯片制造一些全新的制程步驟及整合挑戰(zhàn)，包含像是基板極薄化、微米或奈米硅穿孔制程、晶圓背面與正面對準，以及晶背制程帶給前端制程主動組件的影響。這些整合流程和各自帶來的挑戰(zhàn)都在一篇E. Beyne等人受邀于2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）發(fā)表的論文中進行探討。
利用上述制程步驟，imec在2022年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）上以實驗展示了一種特定的晶背供電網(wǎng)絡(luò)（BSPDN）設(shè)計，也就是搭配埋入式電源軌（BPR）的晶背供電技術(shù)。埋入式電源軌是一種深嵌在芯片前段制程的垂直導線，與標準單元平行。
利用這些電源軌，imec能把微縮化的FinFET組件連接到晶圓的正面與背面。電源經(jīng)由深度為320納米的奈米硅穿孔從晶背傳輸至間距僅200納米的埋入式電源軌，還能毫不占用標準單元的空間。晶背制程也并未損害到FinFET組件的前端性能。

 
圖二 : 此穿透式電子顯微鏡（TEM）圖顯示了微型FinFET測試組件與晶圓正面及背面相連（發(fā)表于2022年IEEE國際超大規(guī)模集成電路技術(shù)研討會）。

區(qū)塊級評估：高密度或高性能應(yīng)用？
上述研究聚焦的是晶背供電網(wǎng)絡(luò)及標準單元級（standard cell level）的晶體管連接性，imec和Arm也已著手進行下一步：把研究范圍擴展到區(qū)塊級（block level），其代表著集成電路的更大單位，也是晶背供電網(wǎng)絡(luò)能完全發(fā)揮其優(yōu)勢的所在。針對晶背供電網(wǎng)絡(luò)整合埋入式電源軌的設(shè)計，他們研究了其能否在區(qū)塊級提供比設(shè)于晶圓正面的供電網(wǎng)絡(luò)（PDN）還要高的電源完整性。
藉由設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）來進行區(qū)塊級評估能算出芯片上的IR壓降，亦即量化供電效能的主要指標。該數(shù)值還能顯示該供電網(wǎng)絡(luò)對集成電路的影響程度，包含量化其在功耗、性能及尺寸（PPA）方面的影響。這項研究還能針對特定運作狀態(tài)，指出優(yōu)化該供電網(wǎng)絡(luò)的調(diào)整方法。
在高密度的邏輯運作狀態(tài)下，晶背供電網(wǎng)絡(luò)設(shè)計已然勝過設(shè)于晶圓正面的供電網(wǎng)絡(luò)設(shè)計。高密度邏輯組件的優(yōu)化設(shè)計會盡可能做到最省電并縮小尺寸。這點在采用納米片架構(gòu)的組件上能透過奈米片寬度最小化來實現(xiàn)。但在高性能邏輯組件上，目前還未取得晶背供電網(wǎng)絡(luò)所能帶來的性能升級數(shù)據(jù)。高性能邏輯組件鎖定的是快速開關(guān)和高驅(qū)動電流，通常采用較寬的奈米片組件和較大的臨界電壓。這類的邏輯組件對功率密度的要求也比高密度邏輯組件還更嚴格，因此，晶背供電網(wǎng)絡(luò)所能帶來的效益預(yù)計更具影響力。

整合晶背供電網(wǎng)絡(luò)和埋入式電源軌 實現(xiàn)高性能邏輯芯片的區(qū)塊級升級
在一篇于2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）發(fā)表的論文中，imec和Arm利用一款A(yù)rm推出的64位高性能處理器來評估（晶背）供電網(wǎng)絡(luò)所帶來的影響。該評估鎖定了三種不同的供電網(wǎng)絡(luò)設(shè)計：傳統(tǒng)的晶圓正面供電（M0 PDN）、晶圓正面供電搭配埋入式電源軌（BPR PDN），以及晶背供電網(wǎng)絡(luò)搭配連接到埋入式電源軌的奈米硅穿孔（BSPDN）。
為了確保能實現(xiàn)高性能運算區(qū)塊的現(xiàn)實應(yīng)用，還開發(fā)了高性能版本的imec 14埃米（A14）納米片制程設(shè)計套件（PDK）。我們也套用了一款內(nèi)部研發(fā)的分析模型，并結(jié)合了實體設(shè)計框架，以評估區(qū)塊級的功耗、性能及尺寸并驗證IR壓降。
與晶圓正面供電網(wǎng)絡(luò)相比，該晶背供電網(wǎng)絡(luò)能在不影響能耗的情況下使其頻率提高6%和尺寸縮小16%。與晶圓正面供電網(wǎng)絡(luò)搭配埋入式電源軌的設(shè)計相比，則是頻率提升2%、尺寸縮小8%和能耗降低2%。

 
圖三 : 比較晶背供電網(wǎng)絡(luò)及兩種晶圓正面供電網(wǎng)絡(luò)（設(shè)于M0金屬層的供電網(wǎng)絡(luò)、搭配埋入式電源軌的供電網(wǎng)絡(luò)）在寬閘極間距（36CPP）及窄閘極間距（24CPP）、低頻及高頻運作狀態(tài)下的核心電路面積。在性能開始下降前，晶背供電網(wǎng)絡(luò)的核心電路面積能夠縮?。òl(fā)表于2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會）。

研究人員為評估IR壓降設(shè)立了功率損失的最大容許值，即35mV，相當于10%的額定供應(yīng)電壓（VDD + VSS）。在應(yīng)用晶背供電網(wǎng)絡(luò)時，該IR壓降值在奈米硅穿孔的間距為4~6μm時實現(xiàn)，這也代表電源「接通」時的間距。不過在另外兩種晶圓正面的供電網(wǎng)絡(luò)上，只有極窄間距（或CPP）才能把IR壓降控制在這個目標范圍內(nèi)，導致處理器的性能下降。
針對晶背供電網(wǎng)絡(luò)，imec團隊也研究了進一步改良其電源完整性的方法，例如透過改變納米硅穿孔的材料。以釕（Ru）取代鎢（W）來制造奈米硅穿孔能降低其電阻，進而改善IR壓降，將其減少23%。
簡言之，在高效能運算應(yīng)用上，晶背供電網(wǎng)絡(luò)能充分發(fā)揮其潛力，提升區(qū)塊級功耗、性能和尺寸并降低IR壓降。

 
圖四 : 各種連接方案的仿真結(jié)構(gòu)圖：中段制程硅穿孔封裝（TSVM）及三種晶背直接供電方案（發(fā)表于2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會）。藍色為電源及參考電壓（VDD + VSS）；淺藍色為中段制程的M0金屬層；深藍色為后段制程的M1金屬層；黑色為通孔；紅色為閘極；淺綠色為（主動式）奈米片及介電隔離層；深綠色為接觸金屬（CT）。

擴充標準單元級的晶背供電方案
目前為止，我們探討的晶背供電網(wǎng)絡(luò)只有一種，那就是利用與埋入式電源軌相接的奈米硅穿孔把電源從晶圓背面連接到晶圓正面。一條小通孔從埋入式電源軌連接到中段制程（M0A）導線的底部，以連接標準單元級的晶體管。
除了這種埋入式電源軌設(shè)計，研究人員也在探索其它能在標準單元實現(xiàn)晶背供電的導線設(shè)計方案。imec在2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）上討論另外兩種奈米片晶體管的連接方案。選在中段制程進行硅穿孔封裝（TSV-middle；TSVM）時，一條長型通孔能在無需埋入式電源軌的情況下，把晶背的M1金屬層連接到M0A金屬層的那面。
第二種更先進的做法是由一條通孔直接把奈米片源極和汲極的磊晶底部連接到晶背的M1金屬層。這種晶背直接供電（direct backside connectivity；BSC）的連接方案有三種不同類型，主要差別在于接點的面積大小。磊晶型晶背直接供電（epi BSC；BSC-E）的通孔直接連接到源極和汲極磊晶的底部，而接觸金屬型晶背直接供電（BSC-M）的通孔則與接觸金屬（metal contact）相連。第三種是加寬版接觸金屬型晶背直接供電（BSC-M*），為BSC-M的延伸版本，除了縮小閘極的蝕刻范圍，還要增加奈米片（作為主動組件）的寬度（WNS）。
不同的連接方案具備不同的特性，例如納米片寬度，分別對電性及標準單元的微縮潛能產(chǎn)生不同的影響。一般來說，從采用中段制程硅穿孔封裝到埋入式電源軌，再到晶背直接供電，組件會越來越緊湊，整合難度也會更高。但我們也預(yù)期隨著邏輯組件的微縮化，雖然整合復雜度會增加，但在功耗、性能及尺寸方面將能獲得更多優(yōu)勢。

實現(xiàn)晶背直接供電
在2023年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）上，imec鎖定采用2奈米及1.4奈米（即14埃米）奈米片技術(shù)的高密度（2奈米6軌和1.4奈米5軌）和高性能（2奈米7軌和1.4奈米6軌）邏輯芯片設(shè)計，針對不同的晶背供電方案提供了各自在功耗、性能、尺寸和微縮潛能方面的數(shù)據(jù)[4]。先前用來評估性能的主要指針是環(huán)型振蕩器的仿真頻率，以有效驅(qū)動電流和有效電容的比值（Ieff/Ceff）來表示。

在2奈米的高性能邏輯芯片上，采用最多軌設(shè)計的7軌標準單元，不論采用哪種連接方案，工作頻率都幾乎相同。但當微縮到1.4納米時，中段制程硅穿孔封裝方案仍能采用于6軌設(shè)計，不過與埋入式電源軌方案相比，速度減慢了8.5%。整體來說，加寬版接觸金屬型晶背直接供電方案顯然勝過其它的連接方案，例如速度比埋入式電源軌還快了5%。

至于2奈米的高密度邏輯芯片，其軌道高度比高性能邏輯芯片還要?。?軌），所以采用不同連接方案的運作頻率差異會更大。當微縮到1.4納米5軌設(shè)計時，中段制程硅穿孔封裝不再適用，只能考慮埋入式電源軌和晶背直接供電這兩種方案。在這種情況下，埋入式電源軌和加寬版接觸金屬型晶背直接供電方案之間的奈米片寬度差異所帶來的影響更大，而后者顯然是贏家，速度比埋入式電源軌快上8.9%。

 
圖五 : 在高性能邏輯芯片（2納米7軌、1.4納米6軌）和高密度邏輯芯片（2納米6軌、1.4納米5軌）上采用不同的連接方案，模擬其環(huán)型振蕩器頻率的結(jié)果。

總而言之，雖然中段制程硅穿孔封裝方案更占空間，但對于較大的標準單元設(shè)計（例如2奈米7軌的邏輯芯片）來說還是不錯的選擇。然而，就尺寸和能耗的微縮潛能來說，埋入式電源軌和晶背直接供電方案更具潛力。在較少軌道的標準單元設(shè)計上，加寬版接觸金屬型晶背直接供電方案因為具備更大的奈米片寬度和接點面積，所以明顯勝過其它方案。但是這套方案除了具備性能優(yōu)勢，還要考慮整合方面的技術(shù)挑戰(zhàn)也會更大。
imec團隊目前在努力進行不同晶背連接方案的技術(shù)展示，也與Arm合作評估區(qū)塊級的功耗、性能及尺寸。

未來展望
硅晶圓的背面經(jīng)久未用，而供電會是其首開的應(yīng)用實例。與此同時，imec攜手其業(yè)界伙伴共同探索其它能移到晶背運作的組件功能。例如，全局導線和頻率訊號分配。供電網(wǎng)絡(luò)是一種特別針對電阻最小化進行優(yōu)化的導線，但頻率分配或其它類型的訊號具備不同的特性，所以晶背的其它應(yīng)用將會探討不同的面向。imec正在研究功能性晶背（functional backside），或稱為晶背2.0（backside 2.0），可能要面臨哪些挑戰(zhàn)，又能帶來哪些契機。

（本文作者Julien Ryckaert為imec邏輯芯片技術(shù)研發(fā)副經(jīng)理；編譯／吳雅婷）