高壓SiC MOSFET研究現(xiàn)狀與展望

碳化硅（SiC）金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）作為寬禁帶半導(dǎo)體單極型功率 器件，具有頻率高、耐壓高、效率高等優(yōu)勢，在高壓應(yīng)用領(lǐng)域需求廣泛，具有巨大的研究價值?；仡櫫烁邏?SiC MOSFET 器件的發(fā)展歷程和前沿技術(shù)進(jìn)展，總結(jié)了進(jìn)一步提高器件品質(zhì)因數(shù)的元胞優(yōu)化結(jié)構(gòu)，介紹了針對高壓器件的幾種終端結(jié)構(gòu)及其發(fā)展現(xiàn)狀，對高壓 SiC MOSFET 器件存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

1 引言

電力電子變換已經(jīng)逐步進(jìn)入高壓、特高壓領(lǐng)域，高壓功率器件是制約變換器體積、功耗和效率的決定性因素。特高壓交直流輸電、新能源并網(wǎng)、電動汽車等領(lǐng)域都對高電壓等級功率器件有著更高的要求和需求。目前，硅（Si）材料器件發(fā)展成熟、使用廣泛、性能可靠，然而其較小的禁帶寬度、擊穿電場和熱導(dǎo)率等特性大大制約了其在高功率、高電壓和高頻率下的應(yīng)用。SiC 作為寬禁帶半導(dǎo)體之一，在人們的探索和研究中逐漸走進(jìn)了功率器件的舞臺，并憑借其比 Si 材料更高的禁帶寬度、擊穿場強(qiáng)和熱導(dǎo)率等優(yōu)良特性，打破了 Si 材料的極限，在高電壓等級和大功率電能變換應(yīng)用中體現(xiàn)出了較低的功率損耗、更高的開關(guān)頻率等優(yōu)越性能，具有極大的潛力。

在諸多開關(guān)器件中，高壓 SiC MOSFET 器件是一種具有輸入阻抗高、工作頻率高、無拖尾電流等特點(diǎn)的單極型功率器件，相較于其他單 / 雙極型開關(guān)器件具有以下優(yōu)越性：其開關(guān)損耗低，易于提高功率模塊整體效率；開關(guān)頻率高，降低了電容電感體積，利于電力電子變換器的整體小型化；工作環(huán)境溫度理論上可達(dá) 600 ℃，遠(yuǎn)超 Si 基器件，利于在高溫環(huán)境下的應(yīng)用。隨著 SiC 晶圓制造技術(shù)和柵氧工藝的日益成熟，已有不少國內(nèi)外廠家正在或已經(jīng)實(shí)現(xiàn)了 1.2 kV 等級器件的商品化。目前，高壓 SiC MOSFET 的單管擊穿電壓已經(jīng)達(dá)到 15 kV。

高壓 SiC MOSFET 的結(jié)構(gòu)和技術(shù)存在著幾個重要瓶頸：1） 器件漂移區(qū)的導(dǎo)通電阻隨電壓等級相應(yīng)增加，其他結(jié)構(gòu)（溝道、JFET 區(qū)等）的存在進(jìn)一步提高了總導(dǎo)通電阻；2）電壓等級要求高，而終端保護(hù)技術(shù)的保護(hù)效率和終端面積之間存在矛盾；3） 存在器件可靠性問題，工藝技術(shù)和結(jié)構(gòu)設(shè)計(jì)嚴(yán)重影響器件的長期工作。這些問題嚴(yán)重限制了高壓 SiC MOSFET 器件的進(jìn)一步發(fā)展和推廣應(yīng)用，因此目前已有諸多學(xué)者針對上述問題開展了研究。本文首先回顧了高壓 SiC MOSFET 的發(fā)展歷程和國內(nèi)外研究進(jìn)展，隨后從器件特性的權(quán)衡關(guān)系出發(fā)，在高壓 SiC MOSFET 的改進(jìn)結(jié)構(gòu)和終端保護(hù)技術(shù)等方面對國內(nèi)外研究現(xiàn)狀進(jìn)行分析和總結(jié)，同時對該器件目前存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

2 高壓 SiC MOSFET 發(fā)展歷程與研究現(xiàn)狀

2.1 SiC 材料的優(yōu)越性

目前已知的 SiC 材料有 250 多種晶體結(jié)構(gòu)，其中4H-SiC 晶型具有更高的遷移率，因此 SiC 功率器件主要基于 4H-SiC 材料。Si、4H-SiC 2 種半導(dǎo)體材料的主要特性如圖 1 所示，其中 Si 的帶隙寬度為 1.12 eV、熱導(dǎo)率為 1.5 W/ (cm·℃)、擊穿場強(qiáng) Ec 為 2.5×105 V/cm，而 4H-SiC 的帶隙寬度為 3.26 eV、熱導(dǎo)率為4.9 W/(cm·℃)、Ec 可達(dá) 2.5×106 V/cm。4H-SiC 功率器件有著 10 倍于 Si 功率器件的擊穿場強(qiáng)，這意味著在同等電壓等級下 4H-SiC 功率器件的尺寸遠(yuǎn)小于 Si 功率器件，這將進(jìn)一步提升器件的功率密度，改善器件的散熱等特性，使其可以在更大電流和更高頻率下工作。從比導(dǎo)通電阻 RON,sp 和擊穿電壓 VB 的關(guān)系可以進(jìn)一步說明 4H-SiC 材料的先進(jìn)性，二者都是衡量單極型高壓功率器件的核心參數(shù)，在穿通結(jié)構(gòu)下存在理論極限關(guān)系：RON,sp=(3/2)3 VB2 /εs μnEc3 ，其中 εs 和 μn 分別為半導(dǎo)體材料的介電常數(shù)和電子遷移率，從圖 1(b)可以進(jìn)一步看出，4H-SiC 功率器件與 Si 相比具有耐壓更高、損耗更低的優(yōu)良特點(diǎn)。

2.2 SiC MOSFET 器件的發(fā)展歷程

功率 SiC MOSFET 主要有 2 種技術(shù)路線，根據(jù)柵極工藝分為平面型 MOSFET （VDMOS） 和溝槽型MOSFET（TMOS），兩種器件的元胞結(jié)構(gòu)如圖 2 所示。多數(shù)產(chǎn)品均采用 SiC VDMOS 結(jié)構(gòu)，其工藝簡單、阻斷能力強(qiáng)，然而導(dǎo)通電阻較大；SiC TMOS 是目前的研究熱點(diǎn)，其溝道遷移率高，但工藝較為復(fù)雜，受柵氧可靠性影響導(dǎo)致阻斷能力較差。

自20 世紀(jì) 80 年代第一款 3C-SiC 襯底上的橫向MOSFET 和 1994 年首個功率 SiC MOSFET 研制成功以來，各大公司和研究機(jī)構(gòu)都如火如荼地進(jìn)行著 SiC功率器件的開發(fā)。2001 年，Infineon 公司推出了首款商用 SiC 二極管器件。2010 年，Cree 公司和 Rohm 公司相繼推出了 SiC VDMOS 產(chǎn)品。2011 年起，各公司開始逐步推出商用 SiC 功率器件。Rohm 公司于 2012 年提出并使用雙溝槽結(jié)構(gòu) SiC TMOS；Infineon 公司于2017 年推出了 CoolSiCTM 產(chǎn)品；Cree 公司專注于平面型并已推出第三代 1.2 kV/160 A 的 SiC VDMOS。主要廠商的 SiC MOSFET 商業(yè)產(chǎn)品性能參數(shù)如表 1 所示。3.3 kV 及以下等級的功率 SiC MOSFET 已經(jīng)邁入產(chǎn)業(yè)化階段，越來越多的研究也偏向溝槽、雙溝槽（DT）結(jié)構(gòu)；然而對于 3.3 kV 以上、特別是 10 kV 及以上的超高壓等級 SiC MOSFET，只能使用平面型結(jié)構(gòu)以避免溝槽底部的柵氧可靠性問題。

國際上對高壓 SiC MOSFET 的研究起步較早，多家公司及科研機(jī)構(gòu)均同步跟進(jìn)該領(lǐng)域前沿方向。第一款性能較為完善的 10 kV 等級超高壓 SiC VDMOS 是由美國 Cree 公司 RYU 等人于 2006 提出和研制的，其擊穿電壓為 10 kV，電流等級為 5 A，室溫下測得比導(dǎo)通電阻為 111 mΩ·cm2 ，使用了由 65 個浮空場限環(huán)（FLR）組成、總長度為 550 μm 的終端結(jié)構(gòu)。2012 年，日本 AIST 研究所在 DT 結(jié)構(gòu)的基礎(chǔ)上進(jìn)行溝槽底部P+ 區(qū)注入并實(shí)現(xiàn)了 3.3 kV/7.0 mΩ·cm2 等級的高壓SiC TMOS。2014 年，Cree 公司的 ALLEN 等人提出了 SiC VDMOS 電壓等級從 900 V 到 15 kV 的提升流程，并進(jìn)一步縮減裸片尺寸、增強(qiáng)器件性能。2015 年，日本住友電工分別通過靠近溝槽底部深 P+ 注入和終端結(jié)構(gòu)注入劑量優(yōu)化，研制了 1.7 kV/3.5 mΩ·cm2 等級的高壓 SiC TMOS 和 3.3 kV/14.2 mΩ·cm2 等級的高壓SiC VDMOS。2015 年，Cree 公司首次展示了全新一代 10 kV 等級的超高壓 SiC VDMOS 器件的全部特性，其導(dǎo)通電阻從以往的 160 mΩ·cm2 改進(jìn)到 100 mΩ·cm2 。

2017 年，Cree 旗下的 Wolfspeed 部門提出了新一代6.5 kV/30 A、 導(dǎo) 通 電 阻 小 于 90 mΩ 的 高 壓 SiC VDMOS；同年，三菱電機(jī)公司研制出 6.5 kV/50 A 等級的高壓 SiC VDMOS，并將肖特基勢壘二極管（SBD）嵌入元胞結(jié)構(gòu)中，還于次年進(jìn)一步研究了不同終端結(jié)構(gòu)對阻斷特性保護(hù)的穩(wěn)健性。2020 年，ABB 公司同樣提出了具有寬反向偏壓安全工作區(qū)域和大浪涌電流能力的 6.5 kV/8 A 的高壓 SiC VDMOS。同年，Rohm 公司發(fā)布了第四代雙溝槽 SiC TMOS，在不犧牲短路耐受時間的條件下降低了比導(dǎo)通電阻和寄生電容。

與國際相比，我國高壓 SiC MOSFET 領(lǐng)域雖然起步較晚、目前大多停留在科研階段，但研究已經(jīng)逐漸成熟，與國外的差距正在逐步減小。中國電科集團(tuán)第五十五所建立了高壓 SiC MOSFET 研發(fā)部門并成功研發(fā)了 1.2 kV/50 A、3.3 kV/30 A、6.5 kV/25 A 和10 kV/15 A 等級的高壓 SiC VDMOS；株洲中車時代電氣股份有限公司、深圳基本半導(dǎo)體有限公司、華潤微電子有限公司等也相繼推出了 1.2 kV 等級系列高壓 SiC VDMOS；電子科技大學(xué)的鄧小川等人設(shè)計(jì)了一種多區(qū)步進(jìn)間距 FLR 新結(jié)構(gòu)，并據(jù)此生產(chǎn)了 13.6 kV等級超高壓 SiC VDMOS，電流等級為 10 A；浙江大學(xué)也研制出 1.2 kV 等級的高壓 SiC VDMOS。

2.3 靜態(tài)特性優(yōu)化現(xiàn)狀

Baliga 品 質(zhì) 因 數(shù) （BFOM）FB 是 描 述 高 壓 SiC MOSFET 靜態(tài)特性的核心指標(biāo)，關(guān)系式為 FB=VB 2 /RON,sp，它反映了擊穿電壓與比導(dǎo)通電阻之間的矛盾關(guān)系和導(dǎo)通特性的優(yōu)劣程度。對器件元胞結(jié)構(gòu)的主要參數(shù)進(jìn)行優(yōu)化，可以在維持電壓等級不變的條件下降低比導(dǎo)通電阻，從而提升 BFOM，然而由于溝道擊穿、柵氧可靠性等問題和襯底、電極金屬的存在，比導(dǎo)通電阻無法達(dá)到理論值。要想進(jìn)一步提高 BFOM，需要對器件的元胞結(jié)構(gòu)進(jìn)行改進(jìn)，通過引入外加電荷等手段進(jìn)一步降低導(dǎo)通電阻。目前主要有 2 種改進(jìn)結(jié)構(gòu)，分別是JFET 區(qū)摻雜結(jié)構(gòu)和超結(jié)（SJ）結(jié)構(gòu)，進(jìn)一步提高 SiCVDMOS 和 SiC TMOS 品質(zhì)因數(shù)的元胞結(jié)構(gòu)分別如圖3、4 所示。

2.3.1 JFET 區(qū)摻雜結(jié)構(gòu)

從導(dǎo)通電阻的角度考慮，以 VDMOS 結(jié)構(gòu)為例，當(dāng)器件正向?qū)〞r，電流先從溝道水平通過，隨后從狹窄的 JFET 區(qū)以梯形的形狀流入漂移區(qū)，降低器件的正向?qū)芰?。TMOS 雖然沒有 JFET 區(qū)，但也存在電流流向漂移區(qū)時路徑較窄的問題。如何降低 JFET區(qū)及其周圍電子流通路徑的電阻率，并拓寬電子在JFET 區(qū)的流動范圍以降低導(dǎo)通電阻，是 JFET 區(qū)摻雜結(jié)構(gòu)設(shè)計(jì)的核心目標(biāo)。JFET 區(qū)摻雜主要存在 2 種實(shí)現(xiàn)方式：1）JFET 區(qū)注入，即在 P-well 區(qū)頸部進(jìn)行大于外延層濃度的 N 型摻雜以降低電阻率，該方式只適用于平面型；2）電流擴(kuò)展層（CSL），即在 P-well 注入之前進(jìn)行一定深度的大于外延層濃度的 N 型摻雜，實(shí)現(xiàn)增大電流路徑、減小導(dǎo)通電阻的效果，但是柵氧可靠性會受到一定程度的影響，該方式在高壓 SiC VDMOS 和 SiC TMOS 中都已經(jīng)得到了廣泛的使用，特別是在 SiC TMOS 中可以與溝槽底部 P+ 屏蔽層（PS）配合使用以同時實(shí)現(xiàn)降低導(dǎo)通電阻和保護(hù)柵氧的作用。

2.3.2 超結(jié)結(jié)構(gòu)

SJ 結(jié)構(gòu)的出現(xiàn)打破了傳統(tǒng) Si 基器件比導(dǎo)通電阻與擊穿電壓之間的 RON,sp∝VB 2.5 極限關(guān)系，使得相同電壓等級下 RON,sp 大幅降低，是功率 MOSFET 器件自發(fā)明以來的一個重要里程碑。SJ-MOSFET 通過在漂移區(qū)引入異型摻雜，將以往的電阻性耐壓層轉(zhuǎn)變?yōu)?N/P柱交替排列形成的結(jié)型耐壓層，使得 N 柱和 P 柱之間形成橫向耗盡，提高擊穿電壓。在正向?qū)〞r，電子從N 型摻雜區(qū)通過，因此可以提高 N 型摻雜濃度，使之在維持擊穿電壓的情況下進(jìn)一步降低比導(dǎo)通電阻。陳星弼院士于 1991 年首次提出縱向功率器件的 SJ 結(jié)構(gòu)并申請專利，該結(jié)構(gòu)在當(dāng)時被稱為復(fù)合緩沖層。1998年開始，Infineon 公司推出了 CoolMOSTM 產(chǎn)品，其他公司也相繼研制并生產(chǎn)了 Si基 SJ 器件，SJ 技術(shù)開始廣泛運(yùn)用于 Si 基功率器件中。Si 基 SJ 器件的成功讓研究人員轉(zhuǎn)向 SiC SJ 器件的研發(fā)當(dāng)中。

目前 SiC SJ 器件主要有 2 種技術(shù)路線：1） 多次外延加離子注入（ME），即在多次外延形成 N 柱的同時多次離子注入形成 P 柱，此路線工藝方式復(fù)雜，但可以形成質(zhì)量較高的結(jié)構(gòu)，界面態(tài)密度和晶格缺陷較少，不過外延厚度的增加將導(dǎo)致成本無法控制；2） 深槽刻蝕加外延回填（TFE），該路線由日本 AIST 研究所提出，成本較低，然而深槽角度和 P 柱深度需要進(jìn)行優(yōu)化設(shè)計(jì)。

日本 AIST 研究所專注于 SiC SJ 器件的研究和制備。該研究所于 2013 和 2014 年分別通過 ME 和 TFE的技術(shù)路線研制出 SiC SJ 器件，并借助 TCAD 仿真研究了 ME 工藝下不同擊穿電壓器件的特性預(yù)測和 TFE工藝下回填外延區(qū)摻雜濃度對擊穿電壓的敏感性。結(jié)果表明，ME 工藝下 3.3 kV 等級器件的漂移區(qū)電阻為1.51 mΩ·cm2 ，是 4H-SiC 理論極限的五分之一；兩次TFE 與單次 TFE 相比，回填外延區(qū)摻雜濃度的設(shè)計(jì)窗口更寬。2022 年，該研究所對 3 種工藝下 1.2 kV 等級SiC SJ-TMOS 器件的靜、動態(tài)特性進(jìn)行了對比和分析。從圖 5（a）所示的比導(dǎo)通電阻隨溫度的變化趨勢可以看到，2 種 SJ 工藝都可以降低器件溫度系數(shù)并且 TFE工藝的器件溫度系數(shù)更??；在結(jié)溫 Tj 為 175 ℃、柵極驅(qū)動電阻 Rg 為 75 Ω 的條件下，從圖 5（b）所示的開通損耗 Eon、關(guān)斷損耗 Eoff 和體二極管反向恢復(fù)損耗 Err 的情況可以看到，3 種工藝下器件的動態(tài)特性基本一致，因此在相同特性下成本更低的 TFE 技術(shù)更具優(yōu)勢；圖5（c）顯示了 TFE 工藝下器件的體二極管開啟電壓偏移 ΔVf 更大，雙極退化更為嚴(yán)重，這是載流子壽命在制造過程中沒有減少和外延 / 襯底界面空穴濃度高導(dǎo)致的，因此如何在控制成本的基礎(chǔ)上提高器件特性還有待進(jìn)一步研究。

除了上述兩種工藝之外，浙江大學(xué)于 2018 年首次使用溝槽側(cè)壁傾斜離子注入技術(shù)研制了 1.35 kV/0.92 mΩ·cm2 等級的 SiC SBD，為 SiC SJ-TMOS 的研究提供了新的發(fā)展方向。

SJ 技術(shù)在高壓 SiC MOSFET 器件整體應(yīng)用中較少，還有著極大的發(fā)展空間。該結(jié)構(gòu)可以提高 SiCTMOS 的電壓等級。TMOS 電壓等級受限于柵氧角落處的尖峰電場問題，而如果采用 SJ 結(jié)構(gòu)，漂移區(qū) N 型摻雜濃度的提高可以有效降低 RON,sp，同時 P 柱可以有效保護(hù)柵氧底部，如張躍等人設(shè)計(jì)了一種由上下?lián)诫s濃度不同的 P 柱形成的 SiC SJ-TMOS 功率器件，仿真結(jié)果表明在擊穿電壓 1 kV 下可得到 0.88 mΩ·cm2 的比導(dǎo)通電阻。SJ 結(jié)構(gòu)也可以與 SBD 同時嵌入MOSFET 元胞中，以同時改善器件比導(dǎo)通電阻和反向恢復(fù)特性。日本 AIST 研究院已研制出目前電壓等級最高的 SiC SJ-VDMOS 器件，擊穿電壓達(dá)到 7.8 kV，離 15 kV 的超高壓等級還有一段距離，值得進(jìn)一步設(shè)計(jì)和研發(fā)。

SiC SJ 器件的終端結(jié)構(gòu)較傳統(tǒng) SiC MOSFET 器件來說設(shè)計(jì)復(fù)雜度更高：一方面，終端結(jié)構(gòu)同樣需要考慮電荷平衡問題，以保證效率；另一方面，由于工藝的繁瑣，終端結(jié)構(gòu)的工藝技術(shù)應(yīng)該盡量與元胞保持一致，以降低工藝復(fù)雜度，即如果元胞使用的是 ME 工藝，則終端也需使用同樣的工藝形成 N/P 柱的交替結(jié)構(gòu)。該領(lǐng)域目前國際上已有相關(guān)研究，如 MASUDA 等人將 ME 工藝和結(jié)終端擴(kuò)展（JTE）技術(shù)結(jié)合起來，設(shè)計(jì)和研制了針對 1.2 kV 等級 SiC SJ-TMOS 的一種新型終端結(jié)構(gòu)，然而研究成果總體較少，有待進(jìn)一步深入研究。

國內(nèi)外針對 2 種結(jié)構(gòu)器件 BFOM 優(yōu)化的研究成果如表 2 所示，其中 JFET 區(qū)注入技術(shù)常常與 CSL 技術(shù)合并，因此不在表中列出。

2.4 動態(tài)特性優(yōu)化現(xiàn)狀

高頻品質(zhì)因數(shù)（HF-FOM）是高壓 SiC MOSFET 另一個主要性能指標(biāo)，它一般是 RON,sp 和比柵漏電荷 QGD,sp的乘積，反映了器件動態(tài)特性的優(yōu)劣程度，其中影響柵漏電荷的主要因素是轉(zhuǎn)移電容的大小。

對于高壓 SiC VDMOS 來說，目前有幾種技術(shù)和結(jié)構(gòu)可以改善器件的 HF-FOM：1）中心注入技術(shù)（CI），如圖 3（c）所示，即在柵氧下方注入一個 P 型摻雜區(qū)，該技術(shù)可以同時實(shí)現(xiàn)增強(qiáng)動態(tài)特性和減小柵氧電場的效果，只適用于平面型結(jié)構(gòu)，以 Cree 公司的CIMOSFET 產(chǎn)品為代表[26]，該技術(shù)與 CSL 技術(shù)同時使用可以在兼顧動態(tài)性能的基礎(chǔ)上進(jìn)一步降低 JFET 區(qū)導(dǎo)通電阻；

2）分裂柵（SP）結(jié)構(gòu)，如圖 3（d）所示，即只保留溝道上方的柵極多晶硅而去掉 JFET 區(qū)上方的部分，如 YOON 等人將 SP 應(yīng)用于 3.3 kV 等級器件并進(jìn)行了仿真驗(yàn)證；YU 等人在 SP 的基礎(chǔ)上給源極加上場板結(jié)構(gòu)，在降低柵極邊緣電場強(qiáng)度的同時將HF-FOM 減小了 40%；LYNCH 等人研制了 15 kV 等級 SP 結(jié)構(gòu)器件，柵漏電荷較傳統(tǒng)平面型降低了70%。除此之外，AGARWAL 等人通過理論驗(yàn)證了將柵氧厚度從 55 nm 降低到 27 nm 后器件靜、動態(tài)特性的提升。

對于 SiC TMOS 來說，DT 結(jié)構(gòu)和屏蔽柵（SG）結(jié)構(gòu)可以有效改善動態(tài)特性。1）DT 結(jié)構(gòu)以 Rohm 公司的雙溝槽 SiC TMOS 產(chǎn)品為代表，如圖 4（c）所示，它通過源極溝槽保護(hù)柵氧，實(shí)現(xiàn)了 1.26 kV/1.41 mΩ·cm2的優(yōu)越特性。YANG 等人在 DT 的基礎(chǔ)上引入了深 PS結(jié)構(gòu)，較改進(jìn)前柵漏電荷降低了 89%；YANG 等人提出了一種深氧化物溝槽代替源極溝槽的結(jié)構(gòu)，在改善靜態(tài)特性的情況下降低了開關(guān)損耗。2）SG 結(jié)構(gòu)首先在 Si 基器件中提出，隨后在 SiC TMOS 中得到了改進(jìn)，如圖 4（d）所示，它通過橫向耗盡漂移區(qū)和減少柵漏之間有效重疊面積同時降低導(dǎo)通電阻和轉(zhuǎn)移電容，大幅提升動態(tài)特性。JIANG 等人按是否有 SG、PS 和CSL 將 SiC TMOS 分為 6 種結(jié)構(gòu)，并進(jìn)行了靜、動態(tài)特性仿真對比，如圖 6 所示。結(jié)果顯示，SG 結(jié)構(gòu)可以降低柵電荷，但是 SG 與 PS 結(jié)構(gòu)對導(dǎo)通特性影響嚴(yán)重，而通過 CSL 的引入，可以在降低 RON,sp 的基礎(chǔ)上進(jìn)一步降低 QGD,sp，顯著提高器件的 HF-FOM。

表 3 展示了 2 種元胞結(jié)構(gòu) HF-FOM 優(yōu)化的部分研究結(jié)果。表 3 中只有文獻(xiàn)[29]和[34]為實(shí)際流片測試結(jié)果，可以看出仿真結(jié)果較實(shí)際器件特性還有一定距離，因此如何更準(zhǔn)確地預(yù)測和描述實(shí)際器件的動、靜態(tài)特性并在此基礎(chǔ)上進(jìn)一步改進(jìn)器件的高頻工作性能，還需進(jìn)一步研究和實(shí)踐。

2.5 終端研究現(xiàn)狀

器件在阻斷狀態(tài)下，主結(jié)的邊緣處曲率較小，容易產(chǎn)生電場集中的現(xiàn)象，導(dǎo)致器件的阻斷性能嚴(yán)重退化，擊穿電壓大大降低。特別是 4H-SiC 材料，其擴(kuò)散系數(shù)較 Si 來說更小，對于 MOSFET 和 IGBT 等淺結(jié)器件來說，曲率效應(yīng)更為嚴(yán)重。因此高壓 SiC MOSFET的邊緣終端需要進(jìn)行保護(hù)。目前存在的幾種高壓器件邊緣終端主要保護(hù)技術(shù)如圖 7 所示。

場板技術(shù)和斜角技術(shù)在 Si 基器件中較為成熟，然而其耐壓等級較低，不適用于高壓 SiC 器件。FLR 技術(shù)和 JTE 技術(shù)被認(rèn)為更加適用于高壓 SiC MOSFET器件。

2.5.1 FLR 技術(shù)

FLR 技術(shù)也被稱作浮空場環(huán)技術(shù)，即注入多個 P型場環(huán)，緩解主結(jié)邊緣的電場集中問題，以改善器件的阻斷特性。在實(shí)際制造過程中，F(xiàn)LR 往往和主結(jié)同時注入，不需要額外的工藝步驟，技術(shù)簡單且成本較低，在 SiC 功率器件中已經(jīng)得到了廣泛的使用。已有相關(guān)研究推導(dǎo)了 FLR 結(jié)構(gòu)的理論公式，然而對于高電壓等級特別是 10 kV 及以上等級的 SiC MOSFET 來說，往往需要上百個場環(huán)，理論分析基本無法指導(dǎo)結(jié)構(gòu)設(shè)計(jì)，而且受限于工藝條件，環(huán)間距無法做到與計(jì)算值一樣精確。這就需要根據(jù)相關(guān)參數(shù)進(jìn)行 FLR 結(jié)構(gòu)設(shè)計(jì)和實(shí)驗(yàn)驗(yàn)證。

FLR 結(jié)構(gòu)主要由環(huán)寬和環(huán)間距決定，根據(jù)二者的設(shè)計(jì)產(chǎn)生了多種結(jié)構(gòu)，其中最經(jīng)典的便是等環(huán)寬、等間距結(jié)構(gòu)（Con-FLR），除此之外還有固定環(huán)寬、改變間距的結(jié)構(gòu)，如路曉飛等人提出的間距呈指數(shù)變化的FLR 結(jié)構(gòu)、間距呈線形變化的 FLR 結(jié)構(gòu)，鄧小川等人提出的多區(qū)步進(jìn)間距 FLR 結(jié)構(gòu)，以及環(huán)寬與間距協(xié)調(diào)配合的結(jié)構(gòu)等。

FLR 技術(shù)的問題在于終端面積較大，這可以通過與其他技術(shù)相結(jié)合的方法進(jìn)行優(yōu)化，例如 WEN 等人針對 10 kV 等級器件，提出了一種刻蝕和 FLR 相結(jié)合的刻蝕均勻 FLR （EU-FLR） 結(jié)構(gòu)，阻斷能力達(dá)到14.2 kV 并且終端長度大幅降低。

2.5.2 JTE 技術(shù)

簡單來說，JTE 技術(shù)就是在主結(jié)旁邊額外注入一段長度的 P 型摻雜，為主結(jié)分壓以減小曲率效應(yīng)。該技術(shù)由 KALER 在 1977 年首次提出，其在高壓 Si 基器件上的有效性得到驗(yàn)證后，JTE 技術(shù)便被業(yè)界廣泛關(guān)注，多種改良型 JTE 結(jié)構(gòu)也相繼提出。隨著 SiC 材料的研究和應(yīng)用，功率器件的耐壓等級已經(jīng)超過10 kV，特別是超高壓 SiC PiN 器件，目前國際上已經(jīng)達(dá)到將近 30 kV 的水平，針對高壓 SiC 器件的 JTE 技術(shù)被相繼提出，從臺面單區(qū) JTE 到多區(qū) JTE，再到空間調(diào)制 JTE，在 JTE 技術(shù)的保護(hù)下功率器件越來越逼近雪崩擊穿的理論擊穿電壓，并且其終端區(qū)域的利用效率也不斷提高，如 2018 年 NAKAYAMA 等人利用空間調(diào)制 JTE 技術(shù)研發(fā)出 27.5 kV 等級 4H-SiC PiN 功率二極管。

JTE 技術(shù)的核心問題在于終端保護(hù)效率對于摻雜劑量的敏感度較高，加上 4H-SiC 中雜質(zhì)存在不完全電離的情況，即使精準(zhǔn)控制注入劑量也會導(dǎo)致實(shí)際激活的劑量不受控制，因此大部分 JTE 改進(jìn)結(jié)構(gòu)都在朝著擴(kuò)大摻雜劑量窗口的方向進(jìn)行探索。對 10 kV 等級器件進(jìn)行終端保護(hù)仿真，分別設(shè)計(jì)單區(qū)、雙區(qū)和三區(qū)JTE 結(jié)構(gòu)，得到的擊穿電壓與摻雜劑量之間的關(guān)系如圖 8 所示。仿真中元胞擊穿電壓值為 14.4 kV，可以看到單區(qū) JTE 的劑量窗口不足 0.3×1013 cm-2 ，雙區(qū)結(jié)構(gòu)下敏感性得到了明顯改善，劑量窗口達(dá)到 0.8×1013 cm-2 ，到三區(qū)結(jié)構(gòu)下劑量窗口超過 1.5×1013 cm-2 ，證明了多區(qū)JTE 結(jié)構(gòu)可以有效改善劑量窗口問題。

單純地增加區(qū)域數(shù)將增加工藝流程中的離子注入步驟，大大提高成本。目前 JTE 技術(shù)趨向于使用固定的 2 種或多種摻雜劑量，通過調(diào)制摻雜區(qū)域的形狀和寬度來形成多個不同等效電離電荷濃度的區(qū)域。KAJI 等人首次結(jié)合空間調(diào)制技術(shù)和雙區(qū) JTE 技術(shù)在外延層厚度為 268 μm、摻雜濃度為 1×1015 cm-3 的條件下實(shí)現(xiàn)了 26.9 kV 的擊穿電壓[，保護(hù)效率達(dá)到 70%，劑量窗口大于 1.5×1013 cm-3 。在此基礎(chǔ)上，改進(jìn) JTE 結(jié)構(gòu)的保護(hù)效率越來越高，終端長度也有所改善，如WEN 等人于 2020 年研制和生產(chǎn)了使用在 13.5 kV 等級 4H-SiC PiN 二極管器件中的一種被稱為電荷場調(diào)制 JTE（CFM-JTE）的結(jié)構(gòu)，在 400 μm 的終端長度下實(shí)現(xiàn)了 96%的終端保護(hù)效率和大于傳統(tǒng)雙區(qū) JTE 結(jié)構(gòu) 1.8 倍的劑量窗口。

將 JTE 技術(shù)與其他技術(shù)進(jìn)行結(jié)合，可以在相同終端面積下進(jìn)一步提高保護(hù)效率，如 DAI 等人于 2021年提出的刻蝕溝輔助空間調(diào)制 JTE （TSM-JTE）結(jié)構(gòu)；ZHOU 等人提出了一種結(jié)合刻蝕與單區(qū) JTE 的超小角度斜角刻蝕 JTE 結(jié)構(gòu)（ULA-BE-JTE），實(shí)現(xiàn)了超過 90%的保護(hù)效率。另外，對 JTE 技術(shù)的仿真工作已經(jīng)使器件的擊穿電壓達(dá)到了 30 kV 以上的等級，如JOHANNESSON 等人在 TCAD 仿真上用 1800 μm 的單側(cè) JTE 區(qū)加 27 個外側(cè)保護(hù)環(huán)實(shí)現(xiàn)了 41.4 kV 的擊穿電壓。

3 高壓 SiC MOSFET 的瓶頸與挑戰(zhàn)

當(dāng)下，高壓 SiC MOSFET 還存在一些瓶頸和挑戰(zhàn)，這里對 4 個主要問題進(jìn)行討論。

3.1 雙極退化效應(yīng)

高壓 SiC MOSFET 器件存在體二極管結(jié)構(gòu)，理論上可以取代外接反并聯(lián)二極管并降低電路寄生電感與損耗。然而在雙極性運(yùn)行條件下，體二極管的導(dǎo)通會帶來雙極退化效應(yīng)，影響器件的導(dǎo)通電阻、漏電流和體二極管導(dǎo)通壓降等特性，不利于器件的長期工作。

從應(yīng)用的角度，人們普遍使用同步整流技術(shù)以盡量避免體二極管的開通；從器件結(jié)構(gòu)設(shè)計(jì)的角度，近年來針對該問題出現(xiàn)了一些致力于將 SBD 或結(jié)勢壘肖特基二極管嵌入 MOSFET 元胞結(jié)構(gòu)當(dāng)中的研究，如DENG 等人提出了一種低勢壘二極管集成新結(jié)構(gòu)，在1.2 kV 等級器件中獲得了較體二極管低約 67%的開啟電壓；LI 等人提出了一種在雙溝槽 SiC MOSFET中加入全耗盡 P-well 區(qū)以降低勢壘并抑制雙極退化效應(yīng)的新結(jié)構(gòu)。然而嵌入的方式將會導(dǎo)致器件特性和可靠性的改變，KONO 等人研究了 1.2 kV 等級 SBD嵌入式器件的比導(dǎo)通電阻與短路耐受能力之間的權(quán)衡關(guān)系。如何有效解決該問題還需進(jìn)一步深入研究。

3.2 低電流等級問題

高壓 SiC MOSFET 由于其單極工作模式，高擊穿電壓將嚴(yán)重限制器件的導(dǎo)通電流能力。例如對于10 kV 等級器件來說，室溫下其電流等級約為 20~40 A/cm2 ，當(dāng)溫度增加到 200 ℃以上時，額定電流將下降 50%~70%。加之厚的外延層更容易引入缺陷，終端的存在導(dǎo)致芯片源區(qū)實(shí)際面積不大，因此 6.5 kV 及以上的單片并不能滿足相應(yīng)等級應(yīng)用場景的需求。針對這一問題目前有 3 種解決方案：1） 制作多芯片并聯(lián)模塊以提高電流等級，如 Wolfspeed 研制了 12 個芯片并聯(lián)的 10 kV/240 A 功率模塊；2）使用雙極型器件，如目前 15 kV 等級及 SiC 柵極可關(guān)斷晶閘管器件電流等級可以超過 100 A；3）繼續(xù)改進(jìn)外延技術(shù)，找到控制外延缺陷的新技術(shù)。針對電流等級低的問題，未來需要繼續(xù)優(yōu)化器件結(jié)構(gòu)以降低溫度系數(shù)，不斷改進(jìn)關(guān)鍵工藝技術(shù)以降低缺陷密度，從而進(jìn)一步提升高壓 SiC MOSFET 的電流等級。

3.3 外延缺陷問題

高壓器件的性能主要依賴于外延層的材料和技術(shù)。目前主流的外延生長工藝是化學(xué)氣相沉積法（CVD），一方面在工藝過程會產(chǎn)生點(diǎn)缺陷，另一方面襯底中的微管、堆垛層錯等擴(kuò)展缺陷會進(jìn)入外延中，嚴(yán)重影響外延層的質(zhì)量和芯片良率。研究顯示，對襯底表面采用氫刻蝕等工藝可以有效除去表面損傷和表面缺陷，對熱壁式 CVD 的反應(yīng)室進(jìn)行改進(jìn)也可以提高外延的質(zhì)量和均勻性。國內(nèi)外已有表面缺陷小于1 cm-2 、厚度為 30 μm 的成熟 6 英寸外延片，然而厚度大于 50 μm 時缺陷密度將進(jìn)一步擴(kuò)大，不利于高壓SiC MOSFET 的發(fā)展和應(yīng)用。如何改善工藝條件以控制外延缺陷和阻擋襯底缺陷的影響，仍需進(jìn)一步的實(shí)驗(yàn)測試和驗(yàn)證。

3.4 可靠性問題

柵氧的工藝質(zhì)量和缺陷水平是制約高壓 SiC MOSFET 長期工作的關(guān)鍵因素之一。在重復(fù)柵偏電應(yīng)力和高溫工作環(huán)境的作用下，柵氧界面陷阱會不斷地捕獲或者釋放電荷，嚴(yán)重影響器件的參數(shù)穩(wěn)定性和運(yùn)行可靠性。與 Si 基器件相比，高壓 SiC MOSFET 的SiC/SiO2 界面缺陷密度比 Si/SiO2 界面高出約 2 個數(shù)量級，這是 SiC 與 Si 的材料特性差異和 SiC 工藝技術(shù)不成熟導(dǎo)致的，使得高壓 SiC MOSFET 柵氧界面缺陷對電荷的捕獲與釋放效應(yīng)更加嚴(yán)重，進(jìn)而引起閾值電壓、導(dǎo)通電阻、漏電流等器件參數(shù)的退化和不穩(wěn)定。閾值電壓漂移是器件參數(shù)穩(wěn)定性中的一大問題，在 2006年就有研究展示了高達(dá)數(shù)百毫伏的閾值電壓漂移量，AIVARS 等人報(bào)道了一氧化氮退火工藝在柵氧界面處產(chǎn)生的空穴陷阱會導(dǎo)致閾值電壓負(fù)向漂移。PUSCHKARSKY 等人針對閾值電壓穩(wěn)定性問題對比了 Si、SiC 功率 MOSFET 二者的區(qū)別，并討論了在動態(tài)應(yīng)力下的閾值電壓測量技術(shù)。柵氧壽命也是評價器件長期可靠性的重要方面，這主要通過時變介質(zhì)擊穿實(shí)驗(yàn)進(jìn)行表征。有研究顯示，在器件正常工作的情況下，柵氧電場強(qiáng)度達(dá)到 3 MV/cm，柵氧壽命可達(dá)到100 年，也有工作通過改進(jìn)氧化工藝以提高柵氧質(zhì)量和壽命。整體上，高壓 SiC MOSFET 的柵氧工藝還未成熟，需要進(jìn)一步優(yōu)化工藝水平，提高器件的可靠性和性能。

器件在極端工作條件下的可靠性對于保證系統(tǒng)的穩(wěn)定運(yùn)行起著至關(guān)重要的作用，主要的問題有雪崩失效、短路失效和浪涌失效等。高壓 SiC MOSFET 在非鉗位感性負(fù)載下的雪崩失效機(jī)理目前有 3 種解釋，分別是由源區(qū)寄生雙極結(jié)型晶體管（BJT）開啟導(dǎo)致結(jié)溫急劇上升產(chǎn)生壞點(diǎn)、溫度升高導(dǎo)致溝道自開啟和鋁電極達(dá)到熔點(diǎn)，這 3 者最終都導(dǎo)致熱失效，然而失效原因各不相同。白志強(qiáng)等人對 P-well 區(qū)的結(jié)構(gòu)和摻雜進(jìn)行調(diào)整和改進(jìn)，通過降低 BJT 基區(qū)串聯(lián)電阻和 JFET區(qū)曲率效應(yīng)以提高器件的雪崩耐受性；KIM 等人通過減小柵氧厚度和調(diào)窄 JFET 區(qū)寬度降低了飽和電流，以提高雪崩能量。器件的短路失效和浪涌失效除了熱失效原因外，場氧區(qū)斷裂或鋁熔化破壞柵氧導(dǎo)致柵源短路也是兩個原因，這對于沉積、熱氧化工藝也提出了更高的要求。除此之外，由于 SiC 高于 Si 的熱導(dǎo)率和楊氏模量，繼續(xù)使用傳統(tǒng) Si 器件的封裝技術(shù)也將阻礙高壓 SiC MOSFET 器件的可靠性提升。

針對以上問題，如何改進(jìn)現(xiàn)有工藝以提高柵氧質(zhì)量，如何改進(jìn)器件結(jié)構(gòu)或封裝結(jié)構(gòu)以緩解熱失效問題或增加散熱能力，都是未來需要進(jìn)一步研究和解決的問題。

4 結(jié)束語

針對高壓 SiC MOSFET 器件，本文首先回顧和總結(jié)了器件發(fā)展歷程與該領(lǐng)域中的最新研究進(jìn)展，其次介紹了用于優(yōu)化品質(zhì)因數(shù)的器件改進(jìn)結(jié)構(gòu)，進(jìn)而針對高電壓等級要求闡述了幾種適用于高壓器件的終端保護(hù)結(jié)構(gòu)的保護(hù)機(jī)理與發(fā)展趨勢，最后對高壓器件當(dāng)前存在的瓶頸和挑戰(zhàn)進(jìn)行了討論。

高壓 SiC MOSFET 器件將在當(dāng)前乃至未來的電力電子領(lǐng)域發(fā)揮越來越重要的作用，推動電能變換朝著更高電壓、更高頻率、更高功率密度的方向前進(jìn)。近年來，高壓 SiC MOSFET 器件得到了越來越多的機(jī)構(gòu)和企業(yè)中科研工作者的關(guān)注，發(fā)展勢頭越來越猛烈，這對于未來電能傳輸和變換應(yīng)用方面的發(fā)展有著巨大的推動作用。雖然受到國外對我國先進(jìn)半導(dǎo)體材料和工藝上的限制，但國內(nèi)諸多高校和科研機(jī)構(gòu)仍在持續(xù)進(jìn)行技術(shù)研發(fā)并跟進(jìn)國際最新發(fā)展方向，與國際先進(jìn)水平的差距逐漸縮小，國內(nèi)從業(yè)者需要堅(jiān)持吸取先進(jìn)技術(shù)和經(jīng)驗(yàn)，早日達(dá)到國際領(lǐng)先水平。

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