基于CPCI總線CPU主控模塊的設(shè)計(jì)與實(shí)現(xiàn)
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1)PCI2050BI有2個(gè)獨(dú)立的時(shí)鐘域，主接口受主側(cè)輸入時(shí)鐘P_CLK的控制，從接口受從側(cè)輸入時(shí)鐘S_CLK的控制。這2個(gè)時(shí)鐘可以相互獨(dú)立，但必須保持同步，P_CLK與S_CLK的最大延時(shí)不得超過(guò)7 ns，S_CLK不能超前P_CLK；
2)PCI2050BI的從側(cè)輸出時(shí)鐘，每個(gè)時(shí)鐘只能驅(qū)動(dòng)1個(gè)負(fù)載；
3)PCI2050BI的從側(cè)有10個(gè)時(shí)鐘輸出S_CLK[9：0]，其中的9個(gè)可以供給擴(kuò)展的PCI槽，另一個(gè)S_CLK0UT9信號(hào)必須反饋給從總線的輸入時(shí)鐘S_CLK；
4)為了減小時(shí)鐘的信號(hào)反射，輸出到擴(kuò)展槽的9個(gè)CLK必須在始端加串聯(lián)電阻匹配，匹配電阻阻值與電路板特征阻抗大小有關(guān)．對(duì)65 Ω的傳輸線，選用50 ΩQ串聯(lián)匹配電阻；
5)CPCI主控模塊上的PCI從總線控制信號(hào)必須進(jìn)行上拉，保證在沒(méi)有設(shè)備使用時(shí)能保持穩(wěn)定。這些信號(hào)包括：FRAME#，IRDY#，TRDY#，STOP#，DEVSEL#，PERR#，SERR#，L0CK#，INTA#～I(xiàn)NTD#。電阻的大小根據(jù)設(shè)備的負(fù)載而定，本設(shè)計(jì)中電阻值使用典型值8．2 kΩ；
6)為了減少主控模塊對(duì)底板的影響，除了CLK、REQ#和GNT#信號(hào)外，其他PCI信號(hào)都要串接10 Ω的終端匹配電阻；
7)要正確設(shè)置總線的信號(hào)環(huán)境。ETX PM的PCI總線信號(hào)環(huán)境為3．3 V，設(shè)計(jì)時(shí)，將PCI2050BI的P_VCCP連接到3．3 V；S_VCCP聯(lián)接到背板的VIO上，根據(jù)背板VIO電壓的設(shè)置，可能是3．3 V或5 V，由此完成對(duì)信號(hào)環(huán)境的設(shè)置。
1．3 IDE接口
在基于CPCI總線的主控模塊上，擴(kuò)展1個(gè)32GBr的寬溫電子硬盤(pán)，采用IDE接口，作為操作系統(tǒng)或應(yīng)用程序的存儲(chǔ)空間。集成驅(qū)動(dòng)器電路(IDE)適用于任何具有集成(內(nèi)置)磁盤(pán)控制器的驅(qū)動(dòng)器。IDE設(shè)備一般包括硬盤(pán)、光驅(qū)等。因?yàn)楸驹O(shè)計(jì)的CPU主控模塊主要應(yīng)用于惡劣環(huán)境下的計(jì)算機(jī)中，電子盤(pán)的工作溫度和抗振性要遠(yuǎn)遠(yuǎn)好于普通硬盤(pán)，所以系統(tǒng)引導(dǎo)時(shí)在基于CPCI總線的主控模塊上擴(kuò)展1個(gè)32 GB的寬溫電子硬盤(pán)。ETX模塊提供2個(gè)IDE通道(PRAMARY IDE和SEC0NDARY IDE)，每個(gè)通道可以連接2個(gè)IDE設(shè)備。普通IDE設(shè)備的接口一般為40引腳的信號(hào)接端口，IDE設(shè)備的供電由另外一個(gè)單獨(dú)的電源接口提供。而電子盤(pán)的IDE接口一般為44引腳，前40引腳與普通IDE設(shè)備接口的定義一致，最后4引腳為電子盤(pán)的供電接口，電子硬盤(pán)只使用5 V電源。所以本設(shè)計(jì)中將PRIMARYIDE-44引腳的接口形式置于CPU主控模塊上，用于連接電子硬盤(pán)作為系統(tǒng)盤(pán)使用。SECONDARY IDE通過(guò)后走線板接口P2到后走線板上，用于連接普通硬盤(pán)或光驅(qū)。
2 PCB布局
2．1 元器件封裝選擇
本設(shè)計(jì)中所有電子元器件都采用表貼元件，電阻、電容大部分采用0603的封裝，并且大量使用電阻排。由于只在表面焊接，不需要鉆孔，體積小、功耗小、節(jié)省了印制板空間，簡(jiǎn)化了整版的布局和走線。
2．2 PCB層數(shù)選擇
本次設(shè)計(jì)選擇制作8層的PCB板。CPCI板卡的總線標(biāo)準(zhǔn)連接器引腳間距為2．0 mm，焊盤(pán)孔徑為0．6 mm，焊盤(pán)直徑為1．1 mm，所以兩焊盤(pán)之間走線空間僅為0．9 mm，線寬為6 mil，線間距6 mil的線單層只能走2根，而CPCI總線連接器單排有5個(gè)引腳，即必須走5根線，所以信號(hào)層不能少于3層。對(duì)于主控模塊其主要供電為3．3 V和5 V兩種。為了保證信號(hào)層和電源層的對(duì)稱(chēng)性，同時(shí)考慮到此板的復(fù)雜性和信號(hào)的完整性，將信號(hào)層設(shè)計(jì)為4層，地平面和電平面分別設(shè)計(jì)為2層。印制板最終的層分布設(shè)計(jì)依次為：頂層信號(hào)層、地層l、內(nèi)信號(hào)層1、3．3 V電層、地層2、內(nèi)信號(hào)層2、5 V電層、底層信號(hào)層。
2．3 PCB布線
在CPCI主控模塊的設(shè)計(jì)和布線過(guò)程中，嚴(yán)格遵循PCI2．1規(guī)范和PICMG2．0R3．0規(guī)范，使用符合IEC-1076國(guó)際標(biāo)準(zhǔn)的高精度、屏蔽型、針孔式的CPCI連接器。主控模塊上的5個(gè)CPCI連接器J1，J2，J3，J4，J5中，J1，J2連接器用來(lái)連接PCI總線信號(hào)，而J3，J4，J5連接器用來(lái)擴(kuò)展系統(tǒng)板的IO信號(hào)。設(shè)計(jì)完成的主控模塊可以驅(qū)動(dòng)7個(gè)CPCI擴(kuò)展插槽。
在進(jìn)行CPCI主控模塊PCB布局和布線設(shè)計(jì)時(shí)，其設(shè)計(jì)要點(diǎn)如下：
1)ETX模塊的PCICLK到PCI2050BI主總線的時(shí)鐘P_CLK信號(hào)傳輸線長(zhǎng)度必須為8．7±0．1 inch；
2)為減小CPCI底板總線上時(shí)鐘之間的偏移(skew)，必須將PCI2050BI從總線的S_CLKOUT9信號(hào)必須反饋給從總線的S_CLK，PCI2050BI供給擴(kuò)展槽的9根時(shí)鐘線(9個(gè)S_CLKOUT)與S_CLK必須等長(zhǎng)；
3)對(duì)PCI2050BI的每個(gè)電源引腳提供1個(gè)0．1μF的高速去耦電容，并且在布線時(shí)盡量靠近PCI2050BI的電源引腳；
4)在主控模塊布線時(shí)，讓PCI2050B盡量靠近Jl和J2連接器，使PCI總線信號(hào)到連接器距離盡量的短；
5)根據(jù)CPCI規(guī)范，PCI總線信號(hào)線的10 Ω終端匹配電阻應(yīng)該設(shè)置在信號(hào)的連接器引腳的15．2 mm之內(nèi)，這些總線信號(hào)包括AD0～AD31，C／BE0#～C／BE3#，PAR，F(xiàn)RAME#，IRDY#，TRDY#，STOP#，L0CK#，IDSEL，DEVSEL#，PERR#，SERR#和RST#；
6)網(wǎng)口信號(hào)和USB信號(hào)屬于差分信號(hào)，在印制板上走線時(shí)要應(yīng)用差分線，對(duì)于網(wǎng)口信號(hào)TX+和TX-，RX+和RX-要使用差分線對(duì)，對(duì)于USB信號(hào)USB+和USB-要使用差分線對(duì)；
7)IDE信號(hào)線要盡量等長(zhǎng)，以保證傳輸質(zhì)量；
8)PCI信號(hào)線都要進(jìn)行阻抗控制，阻抗為65Ω±10％。
3 結(jié)束語(yǔ)
CPCI總線是高速同步共享總線，而ETX模塊具有強(qiáng)大的性能、高可靠性、靈活的結(jié)構(gòu)、優(yōu)良的可擴(kuò)展性以及尺寸小巧等特點(diǎn)，它為6U的基于CPCI總線的主控模塊的快速自行研制提供了解決方案。通過(guò)深入分析CPCI總線特性，深刻理解高頻數(shù)字電路設(shè)計(jì)方法，已成功研制出基于CPCI總線主控模塊。經(jīng)綜合測(cè)試和實(shí)際應(yīng)用驗(yàn)證表明，該模塊已達(dá)到了系統(tǒng)要求的性能指標(biāo)，系統(tǒng)工作穩(wěn)定，各接口應(yīng)用正常。本文引用地址：http://m.butianyuan.cn/article/202530.htm
評(píng)論