亞微米CMOS電路中VDD-VSSESD保護(hù)結(jié)構(gòu)設(shè)計(jì)一

　　然后，對(duì)該電路進(jìn)一步做了FIB實(shí)驗(yàn)，即用激光把電路中該結(jié)構(gòu)去掉，再做ESD打擊實(shí)驗(yàn)，ESD結(jié)果顯示：VDD-VSS模式下，ESD抗擊電壓超過5kV，但I(xiàn)/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能達(dá)到1.3kV電路就短路失效了。

　　所以，從本電路的ESD實(shí)驗(yàn)結(jié)果及所做的實(shí)驗(yàn)分析可得到：

　　(1)電路中，VDD-VSS電壓鉗位保護(hù)結(jié)構(gòu)對(duì)提高整個(gè)電路的ESD性能非常必要，不能輕易去掉。

　　(2)該結(jié)構(gòu)自身必須要有一定的健壯性，所以該結(jié)構(gòu)中各器件的設(shè)計(jì)尺寸及版圖設(shè)計(jì)規(guī)則非常重要。

　　下面將進(jìn)一步探討在亞微米CMOS IC ESD結(jié)構(gòu)的設(shè)計(jì)中，VDD-VSS電壓鉗位結(jié)構(gòu)的有效設(shè)計(jì)。

　　在HBM(Human Body Model)模型中，主要包含三種ESD的打擊方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　幾種方式相對(duì)獨(dú)立也相互影響，其中I/O-VDD/VSS模式下主要利用每個(gè)I/O口對(duì)VDD、VSS直接的保護(hù)結(jié)構(gòu)，通常放置在每個(gè)I/O PAD的兩側(cè)，如一對(duì)簡(jiǎn)單的二極管，F(xiàn)inger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)場(chǎng)管、SCR或幾個(gè)結(jié)構(gòu)的組合等，主要利用晶體管的Snap back-down驟回崩潰區(qū)對(duì)電壓進(jìn)行鉗位，見圖4，其中PS-mode及ND-mode模式下電路易損壞;I/O-I/O及VDD-VSS模式則與VDD、VSS間直接的ESD保護(hù)結(jié)構(gòu)的設(shè)備及全芯片的ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)極為相關(guān)。特別是全芯片VDD、VSS間直接有效的ESD低阻抗大電流泄放通道的設(shè)計(jì)能有效提高電路的整體抗ESD性能，關(guān)于全芯片的ESD結(jié)構(gòu)設(shè)計(jì)將在文章的最后予以簡(jiǎn)單的闡述。