基于PCI總線的大容量雷達(dá)數(shù)據(jù)采集系統(tǒng)的設(shè)計
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在實(shí)際的數(shù)據(jù)采集中，我們僅用到PCITarget和DMA兩種數(shù)據(jù)傳輸模式，PCITarget用于對控制模塊中的寄存器進(jìn)行讀寫，用于采集方式的設(shè)定，DMA用于雷達(dá)數(shù)據(jù)的采集。
3．2 信號調(diào)理模塊和模數(shù)轉(zhuǎn)換模塊
采用AD843構(gòu)成的信號調(diào)理模塊，對輸入的雷達(dá)信號進(jìn)行隔離限幅放大。經(jīng)過調(diào)理后的雷達(dá)信號送到高速模數(shù)轉(zhuǎn)換芯片AD9042AD的模擬輸入端進(jìn)行模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換時鐘由控制模塊產(chǎn)生。AD9042AD的模擬電源由DC－DC饋電，DC－DC輸出電壓的在線穩(wěn)定度為1．25％，滿足AD9042AD模擬電壓穩(wěn)定度5％的要求。AD9042AD是一種高速、高性能、低功耗的12位高速模數(shù)轉(zhuǎn)換芯片；它采用兩級轉(zhuǎn)換模式，并以與CMOS兼容的模式輸出二進(jìn)制補(bǔ)碼，＋5V供電，內(nèi)部提供采樣／保持電路以及參考電壓；它的轉(zhuǎn)換速率高達(dá)41MSPS。
3．3 FIFO模塊
利用DMA方式進(jìn)行數(shù)據(jù)傳輸時，接口芯片PLX9054內(nèi)部用于數(shù)據(jù)緩沖的FIFO只有32 DWord大小，遠(yuǎn)不能滿足高速連續(xù)大容量雷達(dá)數(shù)據(jù)采集的要求。所以，采用在LOCAL總線上外加FIFO的方法來增加用于數(shù)據(jù)緩沖FIFO的容量，我們采用的FIFO芯片IDT7206L12為16K×9位，所以每路要用兩片IDT7206L12來構(gòu)成16K×18位（只用了16位），兩路共要用四片IDT7206 L12。
3．4 控制模塊
Xilinx公司的CPLD器件XC95144XL采用了最先進(jìn)的FastFlash技術(shù)，有144個宏單元，3200個門電路，并且具有在系統(tǒng)可編程（ISP）和信號延遲可預(yù)測特性，使得它很適合構(gòu)成較復(fù)雜控制器件。在數(shù)據(jù)采集卡的開發(fā)中，采用XC95144XL作為控制模塊?？刂颇K主要協(xié)調(diào)各個模塊的工作，完成數(shù)據(jù)采集功能。控制模塊除了實(shí)現(xiàn)數(shù)據(jù)采集的控制邏輯外，還在其中實(shí)現(xiàn)了分頻、觸發(fā)源選擇、命令等一些控制和狀態(tài)寄存器，通過對上述寄存器的讀或?qū)?，進(jìn)行數(shù)據(jù)采集工作方式設(shè)定。
由于PLX9054的LOCAL總線工作在C模式，所以XC95144XL經(jīng)編程后的工作時序要滿足C模式的要求。我們采用VHDL邏輯輸入方式，利用Xilinx公司的配套軟件Foundation Series 2．1對XC95144XL芯片進(jìn)行編程。由于控制邏輯比較復(fù)雜，在編寫控制模塊的VHDL程序時，采用了分層設(shè)計的設(shè)計方法。
4 配套軟件的實(shí)現(xiàn)
雷達(dá)數(shù)據(jù)的采集由數(shù)據(jù)采集卡在控制模塊的控制下自動進(jìn)行，這就為數(shù)據(jù)存儲提供了有利條件，使主機(jī)在對PCI總線控制器和控制模塊中的控制寄存器進(jìn)行必要的初始化后，只進(jìn)行數(shù)據(jù)存儲工作，提高了數(shù)據(jù)實(shí)時采集與實(shí)時存儲的速度。在數(shù)據(jù)采集軟件的實(shí)現(xiàn)中，采用了DMA工作方式。具體工作過程為：當(dāng)系統(tǒng)啟動后，首先對采集卡進(jìn)行檢測，如采集卡存在則申請并分配系統(tǒng)資源，如內(nèi)存、中斷和DMA資源等，接著，對數(shù)據(jù)采集卡進(jìn)行工作方式的設(shè)置，并且，啟動DMA進(jìn)行數(shù)據(jù)傳輸。在該程序中，以中斷方式進(jìn)行工作，即DMA先將采集的數(shù)據(jù)傳輸至主機(jī)內(nèi)存中，當(dāng)傳輸達(dá)到預(yù)定量時，采集結(jié)束，調(diào)用中斷處理程序，將內(nèi)存中的數(shù)據(jù)存儲到硬盤中，生成雷達(dá)數(shù)據(jù)文件。數(shù)據(jù)采集軟件流程如圖2所示。
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