高頻鎖相環(huán)的可測(cè)性設(shè)計(jì)

高頻鎖相環(huán)的可測(cè)性設(shè)計(jì)

可測(cè)性設(shè)計(jì)（Design for Test，DFT）最早用于數(shù)字電路設(shè)計(jì)。隨著模擬電路的發(fā)展和芯片 集成度的提高，單芯片數(shù)?；旌舷到y(tǒng)應(yīng)運(yùn)而生，混合電路測(cè)試，尤其是混合電路中模擬電路的測(cè)試，引起了設(shè)計(jì)者的廣泛關(guān)注。邊界掃描是數(shù)字電路可測(cè)性設(shè)計(jì)中常用的技術(shù)，基于IE EE1149?1邊界掃描技術(shù)。本文針對(duì)一款應(yīng)用于大規(guī)模集成電路的CMOS高頻鎖相環(huán)時(shí)鐘發(fā)生器，提出了一種可行的測(cè)試方案，重點(diǎn)講述了鎖相環(huán)的輸出頻率和鎖定時(shí)間參數(shù)的測(cè)試，給出了具體的測(cè)試電路和測(cè)試方法。對(duì)于應(yīng)用在大規(guī)模電路系統(tǒng)中的鎖相環(huán)模塊，該測(cè)試方案既可用于鎖相環(huán)的性能評(píng)測(cè)，也可用于鎖相環(huán)的生產(chǎn)測(cè)試。?

　　1　鎖相環(huán)結(jié)構(gòu)及原理

　　本文所要測(cè)試的是用于大規(guī)模集成電路的鎖相環(huán)時(shí)鐘發(fā)生器，他是一款基于0.18 μm CMOS 數(shù)字工藝設(shè)計(jì)的高頻電荷泵鎖相環(huán)（Charge Pump Phase Locking Loop，CPPLL），最高輸出頻率達(dá)1.2 GHz。

　　此鎖相環(huán)的電路結(jié)構(gòu)如圖1所示，他包括輸入分頻器、鑒頻鑒相器（Phase Freq

　　為了更好地抑制噪聲，鎖相環(huán)采用了差分的電路結(jié)構(gòu)。其中，壓控振蕩器采用環(huán)形振蕩器結(jié) 構(gòu)實(shí)現(xiàn)，主要由3個(gè)完全相同的延遲單元順次連接而成。

　　2　測(cè)試方案

　　模擬電路傳統(tǒng)的測(cè)試方法比較簡(jiǎn)單，將輸入輸出信號(hào)直接引出，檢測(cè)輸入信號(hào)對(duì)應(yīng)的輸出響 應(yīng)即可。隨著工作頻率的升高，封裝管腳和引線寄生參數(shù)不容忽視，傳統(tǒng)的測(cè)試方法也受到挑戰(zhàn)。由于模擬信號(hào)的抗干擾能力差，輕微的擾動(dòng)都可能會(huì)影響電路的性能，測(cè)試電路應(yīng)該盡量簡(jiǎn)單，以避免引入不必要的噪聲。

　　最高輸出頻率、輸出頻率范圍和鎖定時(shí)間等都是高頻鎖相環(huán)需要測(cè)試的重要性能參數(shù)。對(duì)于工作頻率高達(dá)GHz的高頻鎖相環(huán)，顯然難以采用傳統(tǒng)的測(cè)試方法來(lái)完成，需要進(jìn)行專用測(cè)試電路設(shè)計(jì)，即在芯片內(nèi)設(shè)計(jì)一定的測(cè)試電路以便投片后進(jìn)行測(cè)試。

　　2.1　輸出頻率測(cè)試

　　作為時(shí)鐘發(fā)生器，鎖相環(huán)一般工作于整個(gè)電路系統(tǒng)的最高頻率，而壓控振蕩器工作于鎖相環(huán)的最高頻率。如圖1所示，鎖相環(huán)的輸出頻率就是壓控振蕩器的工作頻率，因此鎖相環(huán)的輸出頻率測(cè)試實(shí)質(zhì)上是對(duì)壓控振蕩器的最高振蕩頻率和振蕩范圍的測(cè)試。

　　由于輸出管腳的引線存在寄生的電感電容，這些寄生參數(shù)容易引入較大的高頻耦合噪聲；高頻信號(hào)經(jīng)過(guò)這些引線輸出到管腳通常會(huì)產(chǎn)生較大的衰減。因此，壓控振蕩器的高頻輸出信號(hào)很難引出芯片外直接測(cè)量。另一方面，高頻信號(hào)的測(cè)試對(duì)測(cè)量?jī)x器要求很高，測(cè)試板上的外加信號(hào)一旦經(jīng)過(guò)高頻通路耦合到電路內(nèi)部，就會(huì)影響測(cè)試結(jié)果，甚至干擾電路的工作。
　　
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