雷達回波模擬器中頻部分的實現(xiàn)

　　在各型雷達導引頭的研制開發(fā)中，經(jīng)常需要多次試驗以檢驗雷達對目標回波信號的分析處理性能。然而一般外場試驗雖然是最真實的實戰(zhàn)模擬，但需要耗費大量的人力物力，試驗成本昂貴，不適于研制階段的性能考核，通常只作為導彈整體研制完成后的最終性能考核驗證。雷達回波模擬器正是為適應上述需求研制出現(xiàn)的，它不僅為設計者節(jié)省大量的研制費用，而且可以縮短研制周期，提高工作效率。

　　從實現(xiàn)方法上，雷達回波模擬器一般分為兩大類：存儲回放式和自主產生式。兩種方式都有各自的優(yōu)缺點。存儲回放式對波形參數(shù)中如帶寬、脈寬等的變化不敏感，可自動適應；但對于脈間頻率捷變情況下的測頻處理則很難快速高精度實現(xiàn)，且由于高速A／D的限制，模擬回波信號的信噪比很難做高。自主產生式則規(guī)避了存儲回放式的上述缺點，但對如帶寬、脈寬等波形的變化必須依靠產品提供信息，靈活性有所欠缺。

　　本文論述一種自主產生式的雷達回波模擬器中頻部分的設計實現(xiàn)方法，該模擬器可產生脈沖單頻、脈沖線性調頻、步進頻、步進頻+線性調頻等多種波形的雷達回波信號，并可產生雙目標和參數(shù)可控的帶限高斯白噪聲，可模擬主要的干擾類型；輸出信號既可以直接用于信號處理機的中頻注入式測試，也可上變頻后用于雷達系統(tǒng)的射頻條件下的各種測試驗證。以下對該中頻雷達回波模擬器的實現(xiàn)方法予以詳細闡述。

　　1 回波信號理論分析

　　按照設計要求，該模擬器需要模擬脈沖單頻、脈沖線性調頻、步進頻、步進頻+線性調頻共四種波形的信號。其中，步進頻又包括順序步進頻和隨機步進頻兩種類型。這些波形的雷達回波信號，均可以統(tǒng)一表示為式（1）的形式：

　　式中：c為光速；N為相參幀的脈沖總個數(shù)；i表示相參幀內的第幾個脈沖；To為脈沖寬度；Tr為脈沖周期；fc為相參幀內首脈沖的載頻；△f為脈沖間最小步進頻差；bi△f為第i個脈沖在初始載頻基礎上的頻率變化（僅適用于脈間頻率捷變波形，非脈間捷變波形則bi=0）；k為線性調頻波形時的脈內調頻變化率（非脈內線性調頻則k=0）；Ro為目標當前距離；v為目標當前速度。

　　由以上分析可知，無論上述何種波形，均可根據(jù)式（1）計算脈沖的延時、每個脈沖的脈內初相、以及每個脈沖的載頻等參數(shù)，并對這些參數(shù)在與產品同步的基礎上予以實時控制來進行模擬實現(xiàn)。根據(jù)發(fā)射波形，還要決定是否添加脈內頻率線性調制。

　　2 回波模擬器系統(tǒng)設計

根據(jù)系統(tǒng)需求和前述雷達回波信號理論分析，該中頻雷達回波模擬器（以下簡稱模擬器）采用了如圖1所示的系統(tǒng)實現(xiàn)方案。

　　該模擬器通過單片機（AVR8515）與上位機進行異步串行通信，單片機完成通信協(xié)議的解包、打包等過程，接收上位機中用戶設定的目標和干擾參數(shù)，發(fā)送模擬器的實時模擬狀態(tài)信息給上位機。系統(tǒng)以DSP（ADSP-21060）作為脈沖參數(shù)的實時計算單元，單片機與DSP問通過雙口RAM進行信息交換。DSP得到兩個目標的模擬參數(shù)后，根據(jù)參數(shù)變化的時間節(jié)拍，計算一個相參幀兩目標的各脈沖的初相、載頻、脈沖延時等參數(shù)，并寫給雙口RAM。系統(tǒng)以FPGA（XC2V3000）作為信號處理與控制單元，F(xiàn)PGA讀取后，在產品提供的處理幀同步信號和同步調制脈沖控制下，結合產品串口傳過來的波形類型的信息（如：脈內單頻還是線性調頻），形成兩個目標的延時脈沖，并控制兩個目標各自的DDS（AD9858）信號產生單元，產生出兩個目標信號。帶限的高斯白噪聲的數(shù)字正交基帶也由FPGA產生，并同步AD9957的數(shù)字正交上變頻功能將基帶調制到所需的中心頻上。目標1、目標2和噪聲信號的合成由模擬電路實現(xiàn)，并實現(xiàn)一定的功率控制，最后輸出所需的中頻雷達回波信號。模擬器系統(tǒng)各單元時鐘的相參性至關重要，由專用時鐘管理芯片（AD9510）產生FPGA，AD9858，AD9957的工作時鐘。

　　3 關鍵模塊設計

　　3.1 數(shù)字延時模塊

　　對于脈沖的數(shù)字延遲的實現(xiàn)，方法1是將DSP計算得到的延時時鐘個數(shù)值D，轉換為N位的二進制碼，利用二進制碼進行控制?？刹捎萌鐖D2基于寄存器的方法實現(xiàn)，這種方法優(yōu)點是沒有固定延遲，最小可實現(xiàn)零延遲。但當N增大時，此法耗費的FPGA觸發(fā)器資源呈幾何級數(shù)增加，因此，不適用于需要實現(xiàn)很大延時的場合。

　　方法2是采用如圖3所示的存儲轉發(fā)的方式，具體是：將輸入的待延時脈沖，用延時時鐘采樣后，以左端口地址A在每個延時時鐘周期遞增加1寫入單bit的雙口RAM中，右端口以地址B在每個延時時鐘周期遞增加1進行按序讀取，左右端口操作到（2N+1-1）的上限地址后自動返回0地址繼續(xù)各自遞增操作。地址A和地址B滿足：B=A—D。D為需要的延時時鐘個數(shù)值。當AD時，取負數(shù)的補碼作為地址B。

方法2避免了大延時情況下觸發(fā)器資源過度耗費，但存在固定延時，另當延時時鐘頻率很高時，雙口RAM的讀寫速度難以滿足要求。因此，本系統(tǒng)在實踐中對方法2進行了改進設計，如圖4所示。

　　本設計將待延時的脈沖經(jīng)延時時鐘采樣后，經(jīng)串并轉換形成16 b的數(shù)據(jù)，每16個延時時鐘完成一次串／并轉換，并輸出一個16 b寬度的雙口RAM的左端口寫時鐘，地址A仍按序累加。將地址A末位補上四個“1”構成寬地址x；x—D=Y（補碼形式）；式中：D為DSP計算的延時時鐘個數(shù)值。將Y（二進制）的低四位提取出來作為碼值C；其余高位構成圖中雙端口RAM的右端口讀地址。其讀時鐘由圖右的并／串轉換單元每16個延時時鐘周期輸出一個脈沖；并／串轉換單元將讀出的16位數(shù)據(jù)轉換恢復為脈沖，經(jīng)過如圖1寄存器方式實現(xiàn)的4位寄存器延時環(huán)節(jié)（控制碼為碼值C）延時后，輸出延時后的脈沖。

　　該方法將雙口的讀寫時鐘降速到延時時鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實現(xiàn)。另16 b的雙口RAM也可借助片外雙口RAM實現(xiàn)，降低對FPGA存儲資源的依賴。該方法的缺點是有更大的固定延遲，雖在延時大時可預先由DSP修正控制值，但對要求延時小于其固定延時的情況則無法適用。本系統(tǒng)綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時方法的切換，當需求的延時大于固定延時時則采用圖4的方法；而需求的延時小于固定延時時采用圖2的寄存器法。