集成運(yùn)放參數(shù)測(cè)試儀設(shè)計(jì)方案

系統(tǒng)電路原理圖如圖5-3-1所示。通過(guò)繼電器的切換實(shí)現(xiàn)四個(gè)基本參數(shù)和大量程的轉(zhuǎn)換。測(cè)量開(kāi)環(huán)放大倍數(shù)和共模抑制比的基準(zhǔn)信號(hào)采用DDS合成技術(shù)產(chǎn)生（DDS合成控制器通過(guò)硬件編程在FPGA內(nèi)部生成）。信號(hào)的幅值通過(guò)精密整流后的響應(yīng)信號(hào)高速采樣，再經(jīng)過(guò)數(shù)字信號(hào)處理的方法獲得。采樣信號(hào)的幅值測(cè)量采用等精度測(cè)量方法，通過(guò)程控放大器將采樣信號(hào)的幅度控制在1-3.3V之間，這樣可以使小信號(hào)測(cè)量時(shí)有效位數(shù)增多，又克服了測(cè)量大信號(hào)量程不足的限制。
　　-3dB帶寬的測(cè)量，通過(guò)FPGA與外部鎖相環(huán)對(duì)30MHz信號(hào)進(jìn)行分頻與倍頻，產(chǎn)生高精確度的掃頻信號(hào)，然后通過(guò)隔直電容加到被測(cè)放大器的同相輸入端（放大器通過(guò)繼電器切換接成單位增益組態(tài)），放大器的輸出信號(hào)通過(guò)隔直電容加到有效值轉(zhuǎn)換芯片的輸入端。掃頻信號(hào)從40kHz開(kāi)始逐漸增大，同時(shí)通過(guò)AD檢測(cè)有效值轉(zhuǎn)換芯片的輸出電壓，當(dāng)輸出電壓下降到原來(lái)的0.707倍時(shí)記下此時(shí)的頻率值既是-3dB帶寬截止頻率。
　　上升時(shí)間的測(cè)量，單片機(jī)向某一特定地址中寫入任意值,啟動(dòng)上升時(shí)間測(cè)量功能。接著FPGA輸出一階躍信號(hào)給被測(cè)放大器(被測(cè)放大器也接成單位增益組態(tài)),同時(shí)啟動(dòng)高速計(jì)數(shù)，放大器的輸出信號(hào)送給一比較電平設(shè)為0.9Vdd的高速比較器,當(dāng)放大器輸出端的信號(hào)增大到0.9Vdd時(shí)比較器輸出高電平,FPGA內(nèi)部計(jì)數(shù)器停止計(jì)數(shù)。如圖2-1-2根據(jù)此計(jì)數(shù)值和計(jì)數(shù)時(shí)鐘的頻率便可以得到上升時(shí)間。

圖2-2-1無(wú)操作系統(tǒng)與有操作系統(tǒng)的區(qū)別 　　

設(shè)計(jì)到很多的硬件、軟件及其混合的設(shè)計(jì)。采用操作系統(tǒng)的架構(gòu)來(lái)組織，將非常有利于我們小組各個(gè)成員之間的協(xié)作開(kāi)發(fā)。有的人專注于服務(wù)進(jìn)程以及用戶界面和數(shù)據(jù)處理，有人專注于FPGA系統(tǒng)總線和外圍器件以及底層驅(qū)動(dòng)程序的設(shè)計(jì)。
　　Mini OS是一款擁有可裁剪、多任務(wù)的占先式內(nèi)核的操作系統(tǒng)。它的任務(wù)調(diào)用及中斷時(shí)間是可知道的，因此，采用Mini OS操作系統(tǒng)將大幅改善軟件設(shè)計(jì)的環(huán)境，提高軟件設(shè)計(jì)的規(guī)范。且該系統(tǒng)的底層模塊完全采用匯編語(yǔ)言編寫，然后采用操作系統(tǒng)調(diào)度的方法，很大程度上提高了系統(tǒng)的實(shí)時(shí)性和執(zhí)行效率。如圖2-2-2
圖2-2-2 Mini OS 各進(jìn)程示意圖（三）其他系統(tǒng)擴(kuò)展
1、語(yǔ)音播報(bào)方案
　　為了豐富人機(jī)的接口我們?cè)黾恿苏Z(yǔ)音的播報(bào)利用 凌陽(yáng)SPCE061位單片機(jī)的語(yǔ)音處理功能。只須調(diào)用庫(kù)函數(shù)即可以實(shí)現(xiàn)音頻編程或自己錄制語(yǔ)音資源就可以實(shí)現(xiàn)語(yǔ)音播放以及語(yǔ)音報(bào)警功能。
2、打印功能
　　為了能夠?qū)y(cè)量數(shù)據(jù)打印出來(lái)，我們采用了TL58打印機(jī)，該打印機(jī)小型、輕便、我們使用并口打印，控制也非常的方便。它帶國(guó)家一、二級(jí)字庫(kù)，可以滿足一般打印的需求。
3、串口通信功能
　為了適應(yīng)網(wǎng)絡(luò)化的趨勢(shì)，為了能夠進(jìn)行大批量的數(shù)據(jù)統(tǒng)計(jì)與分析我們?cè)O(shè)計(jì)了此與上位機(jī)進(jìn)行通訊的串行數(shù)據(jù)接口。我們可以通過(guò)此串行接口，將一批運(yùn)放的測(cè)量參數(shù)上傳到上位機(jī)，然后進(jìn)行統(tǒng)計(jì)分析，對(duì)這一批運(yùn)放的性能參數(shù)給出有效的估計(jì)。這在實(shí)際的科研、生產(chǎn)中比只測(cè)量一兩個(gè)放大器的參數(shù)具有更大的意義。我們還可以通過(guò)上位機(jī)控制下位機(jī)測(cè)量相應(yīng)的參數(shù)，并在顯示屏上顯示下位機(jī)無(wú)法顯示的參數(shù)（如波特圖、對(duì)正弦信號(hào)相應(yīng)的頻譜）具有虛擬儀器的功能。

三、各子模塊的設(shè)計(jì)
（一）輸入電壓4～40mV、輸入電流0～4mA量程轉(zhuǎn)換：
　量程轉(zhuǎn)換通過(guò)繼電器和程控放大器相結(jié)合實(shí)現(xiàn)。繼電器切換大量程；程控放大器切換小量程，最終將信號(hào)的幅度控制在1-3.3V之間，這樣既可以使小信號(hào)測(cè)量時(shí)有效位數(shù)增多，又克服了測(cè)量大信號(hào)量程不足的限制；保證了測(cè)量的精度和范圍，實(shí)現(xiàn)等精度測(cè)量。

圖3-3-1 DDS外圍電路 （四）單位增益帶寬測(cè)試：
　　在該功能中需要40KHZ--4MHZ的掃頻信號(hào)，我們通過(guò)FPGA和外部鎖相環(huán)對(duì)30MHz的系統(tǒng)時(shí)鐘進(jìn)行程控分頻和倍頻生成，從而使產(chǎn)生的頻率可以進(jìn)行數(shù)字控制，而且極其穩(wěn)定。為了測(cè)試放大器的截止頻率，我們需要檢測(cè)單位增益組態(tài)的放大器對(duì)掃頻信號(hào)的響應(yīng)情況。對(duì)于如此高頻的信號(hào)我們不能采用A/D采樣方法處理了，而是采用RMS真有效值轉(zhuǎn)換的芯片，進(jìn)過(guò)實(shí)驗(yàn)的測(cè)試我們最終選用AD637芯片。它的標(biāo)定響應(yīng)頻率為6MHZ。我們對(duì)其進(jìn)行了檢測(cè)，該芯片完全符合我們的需求。圖3-1-1 程控放大器原理圖（自動(dòng)量程轉(zhuǎn)換）

（二）靜態(tài)參數(shù)與動(dòng)態(tài)參數(shù)的