組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)與分析過程相反，其步驟大致如下：
　?。?）根據(jù)對(duì)電路邏輯功能的要求，列出真值表；
　?。?）由真值表寫出邏輯表達(dá)式；
　?。?）簡(jiǎn)化和變換邏輯表達(dá)式，從而畫出邏輯圖。
　　組合邏輯電路的設(shè)計(jì)，通常以電路簡(jiǎn)單，所用器件最少為目標(biāo)。在前面所介紹的用代數(shù)法和卡諾圖法來化簡(jiǎn)邏輯函數(shù)，就是為了獲得最簡(jiǎn)的形式，以便能用最少的門電路來組成邏輯電路。但是，由于在設(shè)計(jì)中普遍采用中、小規(guī)模集成電路（一片包括數(shù)個(gè)門至數(shù)十個(gè)門）產(chǎn)品，因此應(yīng)根據(jù)具體情況，盡可能減少所用的器件數(shù)目和種類，這樣可以使組裝好的電路結(jié)構(gòu)緊湊，達(dá)到工作可靠而且經(jīng)濟(jì)的目的。
　　下面舉例說明設(shè)計(jì)組合邏輯電路的方法和步驟。

　　例1：試用2輸入與非門和反相器設(shè)計(jì)一個(gè)３輸入（I₀、I₁、I₂）
、３輸出（L₀、L₁、L₂）的信號(hào)排隊(duì)電路 。它的功能是：當(dāng)輸入I₀為１時(shí)，無論I₁和I₂為１還是０，輸出L₀為１，L₁和L₂為１；當(dāng)I₀為０且I₁為１，無論I₂為１還是０，輸出L₁為１,其余兩個(gè)輸出為０；當(dāng)I₂為１且另外兩個(gè)均為０時(shí)，輸出 L₂為１，其余兩個(gè)輸出為０。如I₀、I₁
、I₂均為０，則L₀、L₁、L₂也均為０。
　　解：
　?。?）根據(jù)題意列出真值表如下：

　　（2）根據(jù)真值表寫出各輸出邏輯表達(dá)式：

　?。?）根據(jù)要求將上式變換為與非形式：

　　由此可畫出邏輯圖，如下圖所示。該邏輯電路可用一片內(nèi)含四個(gè)２輸人端的與非門（圖中藍(lán)灰色部分）（比如74LS00）和另一片內(nèi)含六個(gè)反相器（74LS04）的集成電路組成。原邏輯表達(dá)式雖然是最簡(jiǎn)形

式，但它需一片反相器和一片３輸入端的與門才能實(shí)現(xiàn)（見下圖），器件數(shù)和種類都不能節(jié)省，而且三輸入端的與門器件不如二輸入端的與非門常見。由此可見，最簡(jiǎn)的邏輯表達(dá)式用一定規(guī)格的集成器件實(shí)現(xiàn)時(shí),其電路結(jié)構(gòu)不一定是最簡(jiǎn)單和最經(jīng)濟(jì)的。設(shè)計(jì)邏輯電路時(shí)應(yīng)以集成器件為基本單元，而不應(yīng)以單個(gè)門為單元，這是工程設(shè)計(jì)與理論分析的不同之處。

　　例2 試設(shè)計(jì)一可逆的４位碼變換器。在控制信號(hào)C＝1時(shí)，它將8421碼轉(zhuǎn)換為格雷碼；C＝0時(shí)，它將格雷碼轉(zhuǎn)換為8421碼。
　　解：
　?。?）列出真值表如下：

　　當(dāng)C＝l時(shí)，輸入X₃X₂X₁X₀作為8421碼，對(duì)應(yīng)的輸出g₃g₂g₁g₀為格雷碼；
　　當(dāng)C=0時(shí)，輸入則作為格雷碼，對(duì)應(yīng)的輸出b₃b₂b₁b₀為8421碼。此時(shí)，X₃X₂X₁X₀作為格雷碼的排列順序體現(xiàn)在它與b₃b₂b₁b₀的——對(duì)應(yīng)關(guān)系。
　　（2）分別畫出C＝l和C＝0時(shí)各輸出函數(shù)的卡諾圖和對(duì)應(yīng)的輸出邏輯表達(dá)式如下：
　　C=1時(shí)有：

　　C=0時(shí)有：

（3）寫出總的輸出邏輯表達(dá)式：

（4）畫出邏輯圖：

　　從以上邏輯表達(dá)式和邏輯圖可以看出，用異或門代替與門和或門能使邏輯電路比較簡(jiǎn)單。在化簡(jiǎn)和變換邏輯表達(dá)式時(shí)，應(yīng)盡可能使某些輸出作為另一些輸出的條件，例如，利用Y₂作為Y₁的一個(gè)輸入，Y_l又作為Y₀的一個(gè)輸入，這樣可以使電路更簡(jiǎn)單。在化簡(jiǎn)時(shí)，若注意綜合考慮，使式中的相同項(xiàng)盡可能多，則可以使電路得到簡(jiǎn)化。此外，我們還將與或換成與非形式，從而減少了門電路的種類 。該邏輯電路可由兩片各含四個(gè)2輸入端的與非門（740）和一片內(nèi)含四個(gè)異或門（7486）的集成電路組成。