堆疊硅片互聯(lián)技術(shù)問(wèn)題解答

　　1.所謂的“超越摩爾定律”是什么意思?

　　答：到目前為止，F(xiàn)PGA 的所有工藝節(jié)點(diǎn)都遵循摩爾定律的發(fā)展，邏輯容量提高一倍，則成本降低一半。遺憾的是，僅僅依靠摩爾定律的發(fā)展速度，已不能滿足市場(chǎng)對(duì)可控功耗范圍內(nèi)實(shí)現(xiàn)更多資源以及更高代工廠良率的無(wú)止境的需求。堆疊硅片互聯(lián)技術(shù)使賽靈思能夠推出一款可有效解決上述難題的可編程解決方案。

　　2.為什么客戶不能簡(jiǎn)單地把兩個(gè)或更多 FPGA 連接起來(lái)實(shí)現(xiàn)大規(guī)模設(shè)計(jì)?

　　答：這種簡(jiǎn)單連接的方法有三大缺點(diǎn)：一是可用 I/O 數(shù)量有限，不足以連接用以供分區(qū)設(shè)計(jì)中不同 FPGA 間信號(hào)傳輸?shù)膹?fù)雜網(wǎng)絡(luò)，同時(shí)也難以連接 FPGA 到系統(tǒng)其它器件;二是 FPGA 間傳輸信號(hào)的時(shí)延限制了性能;三是在多個(gè) FPGA 之間用標(biāo)準(zhǔn)器件 I/O 創(chuàng)建邏輯連接會(huì)引起不必要的功耗。

　　3.使用堆疊硅片互聯(lián)技術(shù)時(shí)有沒(méi)有特殊的熱管理要求?

　　答：沒(méi)有。由于中介層為無(wú)源的，因此除了FPGA 芯片消耗熱量外，不存在其它散熱問(wèn)題。因此，如果這么大的單片器件可以制造， 采用堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品就相當(dāng)于一個(gè)單芯片。

　　4.堆疊硅片互聯(lián)技術(shù)是否可靠?

　　答：是的，很可靠。由于較薄的硅中介層可有效減弱內(nèi)部堆積的應(yīng)力，一般說(shuō)來(lái)堆疊硅片互聯(lián)技術(shù)封裝架構(gòu)的內(nèi)部應(yīng)力低于同等尺寸的單個(gè)倒裝 BGA 封裝，這就降低了封裝的最大塑性應(yīng)變，熱機(jī)械性能也隨之得以提升。

　　5.堆疊硅片互聯(lián)技術(shù)生產(chǎn)的 FPGA主要針對(duì)那些人群?

　　答：任何需要超過(guò)現(xiàn)有邏輯密度水平的高密度 FPGA 的客戶都能受益于采用堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品。通信、醫(yī)療、測(cè)試和測(cè)量、航空航天和國(guó)防、高性能計(jì)算以及ASIC 原型設(shè)計(jì)(仿真)等市場(chǎng)領(lǐng)域的客戶，當(dāng)他們希望使用FPGA來(lái)部署其下一代的、最苛刻的應(yīng)用時(shí)， 都將有機(jī)會(huì)受益于早期供應(yīng)的資源最豐富的FPGA器件。由于無(wú)需在相鄰 FPGA 間通過(guò) I/O 接口和 PCB 走線來(lái)驅(qū)動(dòng)芯片，因此此前在系統(tǒng)中使用多個(gè) FPGA 的設(shè)計(jì)人員， 將享用到FPGA芯片之間更高的帶寬、更低的功耗、以及更快速的連接方式。

　　6.就采用堆疊硅片互聯(lián)技術(shù)的產(chǎn)品而言，賽靈思有哪些設(shè)計(jì)指南?

　　答：賽靈思的 ISE設(shè)計(jì)套件將提供新的功能，助力基于堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品的設(shè)計(jì)工作。其中有設(shè)計(jì)規(guī)則檢查(DRCs)和軟件信息可引導(dǎo)用戶實(shí)現(xiàn) FPGA 芯片間的邏輯布局布線。此外，PlanAhead 和 FPGA Editor功能增強(qiáng)了基于堆疊硅片互聯(lián)技術(shù)的 FPGA 器件的圖示效果，有助于開展互動(dòng)設(shè)計(jì)布局規(guī)劃、分析及調(diào)試。與此同時(shí)，我們也正在編寫并推出可以為用戶提供詳細(xì)的最佳設(shè)計(jì)實(shí)踐指南的應(yīng)用手冊(cè)。

　　7.客戶必須進(jìn)行設(shè)計(jì)分區(qū)嗎?軟件能否直接為他們進(jìn)行設(shè)計(jì)分區(qū)?

　　答：軟件可自動(dòng)將設(shè)計(jì)分配到 FPGA 芯片中，無(wú)需任何用戶干預(yù)。如果需要，客戶可在特定 FPGA 芯片中進(jìn)行邏輯布局規(guī)劃。在沒(méi)有任何此類約束的情況下，軟件工具可讓算法智能地在 FPGA 芯片內(nèi)放置相關(guān)邏輯，并遵循芯片間和芯片內(nèi)的連接和時(shí)序規(guī)則。