基于高速串行BCD碼除法的數(shù)字頻率計(jì)的設(shè)計(jì)

BCD碼減法運(yùn)算采用行波進(jìn)位方法，因此必須盡量減小進(jìn)位邏輯上的延遲。ACEX 1K系列的每個(gè)LE中都提供了一個(gè)專用的進(jìn)位鏈和級聯(lián)鏈，充分利用這些資源可以提高多位串行BCD碼減法的性能。根據(jù)ACEX1K系列周期約束，其延時(shí)為：

Tclk=Tco+B+Tsu-(E-C)

式中，Tco為clock-output的延時(shí)，Tsu為建立時(shí)間，兩個(gè)時(shí)間均可達(dá)到1~2ns；B表示數(shù)據(jù)延時(shí)，為0．6ns;E-C)表示時(shí)鐘傾斜［4］。因此，總時(shí)鐘延時(shí)為4．6ns，即工作頻率可以達(dá)到200MHz以上。本文采用100MHz的工作頻率，提高了運(yùn)算速度。為了減小延時(shí)、提高工作效率，在對布局布線進(jìn)行精確控制以后，把BCD碼減法運(yùn)算做成模塊，在除法運(yùn)算過程反復(fù)調(diào)用，達(dá)到了模塊復(fù)用效果，大大提高了資源的利用率。

在整個(gè)BCD碼除法運(yùn)算單元，首先通過輸入數(shù)據(jù)決定信號是否超出測量范圍。

·當(dāng)ov1為1時(shí)，該信號的頻率大于1Hz；

·當(dāng)NSNX，該信號的頻率大于100MHz；

·當(dāng)NS=NX，該信號的頻率為1Hz；

·當(dāng)NS>NX，該信號頻率在測量范圍內(nèi)。

根據(jù)輸入的NS和NX計(jì)算輸入信號的頻率。

除法運(yùn)算通過雙狀態(tài)機(jī)的設(shè)計(jì)控制一個(gè)BCD碼減法運(yùn)算。所有狀態(tài)用同一時(shí)鐘進(jìn)行控制，實(shí)現(xiàn)了系統(tǒng)的同步設(shè)計(jì)，消除了異步邏輯中存在的種種險(xiǎn)象。各個(gè)狀態(tài)之間的關(guān)系如圖5所示。當(dāng)計(jì)數(shù)模塊完成計(jì)數(shù)時(shí)，則將數(shù)輸入除法模塊，開始移位以確定輸入的值；然后發(fā)clrs信號到BCD碼減法運(yùn)算單元開始運(yùn)算，循環(huán)相減。當(dāng)循環(huán)結(jié)束時(shí)，發(fā)回一個(gè)HNS信號，部分余數(shù)開始移位，進(jìn)行下一輪的循環(huán)。最終輸出FOUT，即運(yùn)算單元結(jié)束。

本頻率計(jì)設(shè)計(jì)采用8位的十進(jìn)制計(jì)數(shù)器，隨后應(yīng)用狀態(tài)機(jī)實(shí)現(xiàn)了高速串行BCD碼除法運(yùn)算，計(jì)算出頻率值。對BCD碼減法模塊的復(fù)用，減小了資源的利用。

當(dāng)今VLSI的發(fā)展日新月異，FPGA的容量和速度成倍地增長，而價(jià)格卻逐年下降，這將使得基于FPGA設(shè)計(jì)的數(shù)字頻率計(jì)優(yōu)勢更加明顯。相信這一技術(shù)必將得到更加廣泛的應(yīng)用。