基于單片機(jī)的跳頻控制器的設(shè)計(jì)與實(shí)現(xiàn)

1 引言

跳頻就是“多頻、選碼、頻移鍵控”，即用偽碼序列構(gòu)成跳頻指令來(lái)控制頻率合成器，并在多個(gè)頻率中進(jìn)行選擇的移頻鍵控。

跳頻通信具有抗干擾、抗截獲的能力，并能做到頻譜資源共享，所以，在當(dāng)前現(xiàn)代化的電子戰(zhàn)中，跳頻通信已顯示出巨大的優(yōu)越性，它是戰(zhàn)術(shù)無(wú)線電通信抗干擾措施的具體體現(xiàn)。另外，跳頻通信也正應(yīng)用到民用通信中，以抗衰落、抗多徑、抗網(wǎng)間干擾和提高頻譜利用率。

跳頻控制器是跳頻通信系統(tǒng)中的核心部件，具有跳頻圖案的產(chǎn)生、同步、自適應(yīng)控制等功能。我們研制了超短波跳頻通信系統(tǒng)中的跳頻控制器。下面詳細(xì)討論其設(shè)計(jì)與實(shí)現(xiàn)。

2 跳頻控制器設(shè)計(jì)

2.1 主要技術(shù)參數(shù)設(shè)計(jì)

考察一下系統(tǒng)的跳頻技術(shù)性能，主要注意下列各項(xiàng)指標(biāo)：跳頻帶寬要寬，跳頻的頻率數(shù)目要多，跳頻的速率要快，跳頻碼的周期要長(zhǎng)，跳頻系統(tǒng)的同步時(shí)間要短。

所設(shè)計(jì)的跳頻控制器的主要性能指標(biāo)如下：跳頻速率：203跳/ s；跳頻帶寬：可在30MHz～87.975MHz范圍跳，也可分段跳；跳頻頻率數(shù)：256個(gè)；組網(wǎng)能力：能組128個(gè)網(wǎng)，有遲入網(wǎng)功能；同步：首次同步時(shí)間0.5s，遲后入網(wǎng)同步時(shí)間為6s；同步可靠性：誤碼率10-1時(shí)，同步概率為95%；跳頻圖案：復(fù)雜非線性； 跳頻序列周期：>1011bit；跳頻密鑰量：>264；語(yǔ)音數(shù)據(jù)速率：16kb/s。

2.2 硬件系統(tǒng)的設(shè)計(jì)

2.2.1 硬件電路組成

整機(jī)電路如圖1所示。

它有五個(gè)主要模塊，其功能簡(jiǎn)要說(shuō)明如下。

（1）微處理器模塊（CPU）是跳頻控制器的核心，CPU產(chǎn)生信號(hào)控制整個(gè)跳頻控制器工作。它由87C51FB單片機(jī)及外圍電路組成。

（2）基帶模塊（BBCC）給收發(fā)信機(jī)模塊和音頻單元之間進(jìn)出的發(fā)送和接收信號(hào)選定通路。BBCC模塊含有下列微電子模塊：射頻音頻接口（RAI）；增量調(diào)制器（DM）；先入先出（FIFO）控制器（FC）；Bit同步器（BIS）：使跳頻控制器的內(nèi)部數(shù)據(jù)時(shí)鐘與接收數(shù)據(jù)同步；偽隨機(jī)碼發(fā)生器（PRG）：產(chǎn)生確定跳頻圖案的碼，受CPU模塊控制。

（3）接收模塊（RC）搜綜接收數(shù)據(jù)以得到同步數(shù)據(jù)，它包含下列微電子模塊；相關(guān)器：將收到的數(shù)據(jù)和CPU模塊提供的數(shù)據(jù)序列（相關(guān)碼）進(jìn)行比較，在相一致（相關(guān)）時(shí)作出指示；同步檢測(cè)器和TOD（Time of Day）解碼器（SYTD）：譯碼同步數(shù)據(jù)并提供指示得到同步的定時(shí)信號(hào)，還譯碼TOD數(shù)據(jù)并將譯出數(shù)據(jù)送CPU模塊，SYTD由CPU模塊控制；實(shí)時(shí)時(shí)鐘（RTC）：當(dāng)電源由跳頻控制器斷開(kāi)時(shí)，這塊微電子電路保持TOD的跟蹤。跟控器電源斷開(kāi)時(shí)，一塊鋰電池給RTC饋電，由一個(gè)32.768kHz振蕩器作為RTC頻率基準(zhǔn)。

（4）定時(shí)模塊（TC）提供定時(shí)控制信號(hào)。

（5）系統(tǒng)模塊（SYS）使系統(tǒng)的跳頻控制單元和其他單元接口。

2.2.2 跳頻控制器工作原理

首先介紹跳頻控制器發(fā)送通路的工作原理。

（1）數(shù)字化的發(fā)送信號(hào)加到FC的串入并出寄存器，F(xiàn)C把發(fā)送數(shù)據(jù)組織為16bit一組。當(dāng)二個(gè)數(shù)據(jù)字節(jié)準(zhǔn)備好時(shí)，F(xiàn)C對(duì)CPU發(fā)信號(hào)，CPU讀取兩個(gè)字節(jié)，并把它們存入作為FIFO寄存器的RAM部分。FIFO控制器的工作起點(diǎn)與跳頻周期（用信號(hào)HOP表示）的起點(diǎn)同步。

（2）FC還包括一個(gè)8bit并入串出寄存器。送到收發(fā)信機(jī)模塊去的數(shù)據(jù)從該寄存器取出。在發(fā)送同步序列期間和頻率變換期間，從FC的串入并出寄存器來(lái)的數(shù)據(jù)積累在作為FIFO的RAM部分中。

（3）以信號(hào)FOUT-STOPPED（頻率為18.3kHz）為時(shí)鐘將FC的并入串出寄存器的數(shù)據(jù)字節(jié)移出。移出的速率（18.3kHz）高于數(shù)據(jù)裝入FC的速率（16kHz），這兩個(gè)數(shù)據(jù)速率之差允許CPU把同步數(shù)據(jù)插入發(fā)送數(shù)據(jù)流中，并在頻率變換期間停止發(fā)送數(shù)據(jù)。

（4）由FC移出的數(shù)據(jù)送到射頻音頻接口RAI模塊。RAI對(duì)發(fā)送信號(hào)濾波并把得到的信號(hào)TXBBR加到收發(fā)信機(jī)模塊系統(tǒng)連接器。

下面再敘述跳頻控制器接收通路的工作原理。

（1）RAI把接收信號(hào)RXBBR通到位同步器BIS、相關(guān)器COR，并經(jīng)線性均衡器加到FC。

（2）COR將接收的數(shù)據(jù)和CPU提供的基準(zhǔn)序列進(jìn)行逐bit的比較，當(dāng)一致bit數(shù)大于CPU提供的門限時(shí)，COR給出相關(guān)脈沖。

（3）正相關(guān)脈沖和負(fù)相關(guān)脈沖加到位于RC模塊的SYTD微電子模塊。SYTD監(jiān)視正相關(guān)脈沖，以便檢測(cè)同步序列。當(dāng)檢測(cè)到同步序列時(shí)，SYTD產(chǎn)生信號(hào)S4。S4的出現(xiàn)受一窗口信號(hào)W2的控制。

（4）bit同步器BIS使跳頻控制器的接收時(shí)鐘FOUT與接收數(shù)據(jù)的實(shí)際時(shí)鐘速率同步。在收發(fā)信機(jī)模塊的4ms換頻間隔期間和接收同步數(shù)據(jù)時(shí)，一窗口信號(hào)W1堵塞FOUT信號(hào)。