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基于FPGA的FIR數(shù)字濾波器設(shè)計(jì)方案

作者: 時(shí)間:2014-02-14 來源:摘自《電子發(fā)燒友》 收藏

  在Matlab/Simulink環(huán)境下,采用 Builder模塊搭建模型,根據(jù)FDATool工具對進(jìn)行了設(shè)計(jì),然后進(jìn)行系統(tǒng)級仿真和ModelSim功能仿真,其仿真結(jié)果表明其數(shù)字的濾波效果良好。通過SignalCompiler把模型轉(zhuǎn)換成語言加入到的硬件設(shè)計(jì)中,從QuartusⅡ軟件中的虛擬邏輯分析工具SignalTapⅡ中得到數(shù)字實(shí)時(shí)的結(jié)果波形圖,結(jié)果符合預(yù)期。

本文引用地址:http://m.butianyuan.cn/article/221566.htm

  0 引言

  在信息信號處理過程中,數(shù)字濾波器是信號處理中使用最廣泛的一種方法。通過濾波運(yùn)算,將一組輸入數(shù)據(jù)序列轉(zhuǎn)變?yōu)榱硪唤M輸出數(shù)據(jù)序列,從而實(shí)現(xiàn)時(shí)域或頻域中信號屬性的改變。常用的數(shù)字濾波器可分為有限脈沖響應(yīng)()濾波器和無限脈沖響應(yīng)(IIR)濾波器兩種。其中,F(xiàn)IR數(shù)字濾波器具有嚴(yán)格的線性相位,而且非遞歸結(jié)構(gòu)也保證了運(yùn)算的穩(wěn)定性。在實(shí)時(shí)性要求比較高的應(yīng)用場合,采用可編程芯片加以實(shí)現(xiàn),相比于芯片或?qū)S眯酒膶?shí)現(xiàn)方法,具有高速、高精度、高靈活性的優(yōu)點(diǎn)。本文在采取了一種基于 Builder的方法設(shè)計(jì)FIR數(shù)字濾波器時(shí),采用了層次化、模塊化的設(shè)計(jì)思想,遵循DSP Builder的設(shè)計(jì)開發(fā)流程,在Matlab/Simulink 中建立模型并進(jìn)行系統(tǒng)級仿真,再進(jìn)行Verilog語言轉(zhuǎn)換,ModelSim仿真驗(yàn)證無誤后實(shí)現(xiàn)了FIR數(shù)字濾波器的實(shí)時(shí)測試。

  1 FIR 數(shù)字濾波器的基本原理及結(jié)構(gòu)

  對于一個(gè)FIR濾波器系統(tǒng),它的沖擊響應(yīng)總是有限長的,其系統(tǒng)函數(shù)可以記為:

對于一個(gè)FIR濾波器系統(tǒng),它的沖擊響應(yīng)總是有限長的,其系統(tǒng)函數(shù)可以記為

  式中:x(n) 是輸入采樣序列;h(i) 是濾波器系數(shù);k 是濾波器階數(shù);y(n) 表示濾波器的輸出序列。

  圖1為k 階FIR數(shù)字濾波器的結(jié)構(gòu)框圖。

圖1為k 階FIR數(shù)字濾波器的結(jié)構(gòu)框圖

  2 FIR 數(shù)字濾波器的設(shè)計(jì)流程

  該設(shè)計(jì)流程主要涉及到Matlab/Simulink、DSPBuilder和Quartus Ⅱ等工具軟件的開發(fā)設(shè)計(jì)。整個(gè)設(shè)計(jì)流程,包括從系統(tǒng)描述直至硬件實(shí)現(xiàn),可以在一個(gè)完整的設(shè)計(jì)環(huán)境中完成,如圖2所示。

圖2 DSP Builder設(shè)計(jì)流程圖

  (1)Matlab/Simulink 中設(shè)計(jì)輸入,即在Matlab 的Simulink環(huán)境中建立一個(gè)擴(kuò)展名為mdl的模型文件,用圖形方式調(diào)用Altera DSP Builder 和其他Simulink庫中的圖形模塊(Block),構(gòu)成系統(tǒng)級或算法級設(shè)計(jì)框圖(或稱Simulink設(shè)計(jì)模型)。

  (2)利用Simulink的圖形化仿真、分析功能,分析此設(shè)計(jì)模型的正確性,完成模型仿真,也叫系統(tǒng)級仿真。

  (3)DSP Builder設(shè)計(jì)實(shí)現(xiàn)的關(guān)鍵一步,通過Signal-Compiler把Simulink的模型文件轉(zhuǎn)化成通用的硬件描述語言Verilog文件。

  (4)轉(zhuǎn)換好的Verilog源代碼用ModelSim軟件進(jìn)行功能仿真,驗(yàn)證Verilog文件的正確性。接下來的幾個(gè)步驟是對以上設(shè)計(jì)產(chǎn)生的Verilog的RTL代碼和仿真文件在Quartus Ⅱ工具軟件中進(jìn)行綜合、編譯適配,生成擴(kuò)展名為。sof的文件加載到FPGA硬件系統(tǒng)中。

  3 FIR 數(shù)字濾波器的詳細(xì)設(shè)計(jì)

  3.1 FIR數(shù)字濾波器模塊設(shè)計(jì)與系統(tǒng)級仿真

  根據(jù)FIR數(shù)字濾波器的原理,在Simulink環(huán)境下搭建16階的FIR數(shù)字濾波器結(jié)構(gòu),如圖3所示。

  在模型的搭建過程中,使用了兩個(gè)8位的Shift Taps移位寄存器模塊對輸入信號進(jìn)行分解,然后根據(jù)數(shù)字濾波器的原理進(jìn)行算法計(jì)算。

圖3 FIR數(shù)字濾波器的Simulink結(jié)構(gòu)圖

  模型搭建好之后,需要確定16階FIR數(shù)字濾波器的系數(shù),在這使用Matlab中的FDATool濾波器設(shè)計(jì)工具來確定。確定好濾波器的指標(biāo):

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