基于FPGA和 C8051F020 的915 MHz射頻讀卡器設計

2.2 防沖突程序
當讀卡器對射頻卡進行多卡操作時，在其天線覆蓋范圍內的所有射頻卡將被激活，并處于識別狀態(tài)，造成了多張射頻卡讀寫沖突。所以解決沖突是多卡操作的關鍵。ISO/IEC 18000-6 Type B協(xié)議詳細規(guī)定了防沖突機制，其程序設計流程圖如圖5所示。該防沖突機制的原理是利用隨機產生的0和1信號實現(xiàn)二進制樹形搜索，并且設定了成功命令，進一步提高了搜索的效率，是一種二進制樹形的防沖突算法[7]。具體實現(xiàn)過程為：首先，射頻卡進入讀卡器的工作范圍，從離場掉電狀態(tài)進入就緒狀態(tài)。讀卡器可以通過GroupSeleet命令和GroupUnseleet命令讓讀卡器工作范圍內處于就緒狀態(tài)的所有或部分的射頻卡參與防沖突過程。針對該模式的防沖突機制，射頻卡應該具有如下兩種硬件電路：一個8 bit的計數(shù)器和一個0、1隨機數(shù)發(fā)生器。當射頻卡進入識別狀態(tài)(ID狀態(tài))后，將其內部的計數(shù)器清0，其中的一部分可以通過接收GroupUnselect命令重新回到就緒狀態(tài)，其他處于識別狀態(tài)的射頻卡則進入了防沖突執(zhí)行的過程中。被選中的射頻卡開始下面的循環(huán)：(1)所有處于識別狀態(tài)并且內部計數(shù)器為0的射頻卡將發(fā)送其識別碼；(2)如果有一個以上的射頻卡發(fā)送識別碼時，讀卡器將檢測到?jīng)_突而發(fā)送Fail命令；(3)所有接收到Fail命令并且內部計數(shù)器不等于0的射頻卡將把本身的計數(shù)器加1；所有接收到Fail命令并且內部計數(shù)器等于0的射頻卡(即剛剛發(fā)送過應答的射頻卡)將產生一個1或0的隨機數(shù)。如果選擇了1，射頻卡將把自己的計數(shù)器加1；如果選擇了0，射頻卡將保持計數(shù)器為0并且再次發(fā)送它們的識別碼。在接下來的過程中會出現(xiàn)4種可能的情況；(4)情況1：如果有一個以上的射頻卡發(fā)送，將重復步驟(2)；(5)情況2：如果所有的射頻卡都隨機選擇了1，讀卡器將接收不到應答，此時，讀卡器將會發(fā)送Success命令，所有的射頻卡的計數(shù)器減1，然后計數(shù)器等于0的射頻卡開始發(fā)送，接著重復步驟(2)；(6)如果只有一個射頻卡發(fā)送并且它的識別碼被讀卡器正確接收，讀卡器將發(fā)送包含識別碼的DataRead命令，射頻卡正確接收該條命令后將進入數(shù)據(jù)交換狀態(tài)，開始發(fā)送它的數(shù)據(jù)。此后，讀卡器將發(fā)送Success命令，使處于識別狀態(tài)的射頻卡的計數(shù)器減1；(7)情況3：如果只有一個射頻卡的計數(shù)器等于0并且返回應答，重復步驟(5)讀卡器發(fā)Success命令或重復步驟(6)發(fā)送DataRead命令；如果有一個以上的射頻卡返回應答，重復步驟(2)；(8)情況4：如果只有一個射頻卡返回應答，并且它的識別碼未被正確接收，讀卡器將發(fā)送一個Resend命令。如果識別碼被正確接收，重復步驟(5)。如果識別碼被重復幾次的接收(這個次數(shù)可以基于系統(tǒng)所希望的錯誤處理標準來設定)，就假定有一個以上的射頻卡在響應，重復步驟(2)。

經(jīng)過如上的防沖突過程，射頻場內的射頻卡將可以逐一被識別并進行數(shù)據(jù)交換。

2.3 串行通信程序
系統(tǒng)使用PC機作為上位機，讀卡器作為下位機。上位機與下位機之間的通信采用基于RS-232-C的串口通信。RS-232-C是一種串行通信總線標準，是數(shù)據(jù)終端設備(DTE)和數(shù)據(jù)通信設備(DCE)之間的接口標準，不同廠家生產的設備，只要它們都具有RS-232-C標準接口，則不需要任何轉換電路，就可以互相插接起來。
串行通信程序是MCU與PC機通信的控制程序。發(fā)送程序采用查詢的方式設計，即把待發(fā)送的數(shù)據(jù)先送到緩沖區(qū)中，然后查詢串口發(fā)送中斷標志是不是有空，若有空就發(fā)送下一個數(shù)據(jù)。
接收程序采用中斷的方式設計，即當PC機要發(fā)數(shù)據(jù)給MCU時，主動向MCU申請中斷，接收中斷標志有效，則PC向MCU傳送數(shù)據(jù)。

3 驗證方案
3.1 驗證平臺的建立
為了驗證所設計的讀卡器能否完成預期的功能，設計了相應的驗證平臺[8]。驗證平臺由數(shù)據(jù)解碼通道、數(shù)據(jù)編碼通道以及指令分析器三部分組成。數(shù)據(jù)解碼通道是對讀卡器發(fā)送出的數(shù)據(jù)幀進行解碼，提取指令的原始數(shù)據(jù)；指令分析器是對收到的指令數(shù)據(jù)進行判斷，同時返回相應的數(shù)據(jù)并發(fā)送給數(shù)據(jù)編碼通道；數(shù)據(jù)編碼通道則是對發(fā)送來的數(shù)據(jù)進行編碼，再發(fā)送給讀卡器。
平臺采用Verilog HDL硬件語言搭建，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標器件，使用Quartus II進行綜合驗證，其結構框圖和電路原理圖分別如圖6、圖7所示。

3.2 測試結果分析
(1)時序分析
通過運行QuartusII 7.1自帶的時序分析器，可以得到時序分析的一些參數(shù)：tsu(輸入建立時間)、tco(時鐘到輸出延時)、th(保持時間)分別為3.530 ns、13.174 ns、0.751 ns。基頻時鐘clk最大可以達到89.06 MHz，而ISO/IEC 18000-6 Type B協(xié)議規(guī)定的基頻時鐘為40 kHz。從分析本系統(tǒng)的時序結果顯示，完全符合協(xié)議要求。具體的時序分析結果如圖8所示。

(2)功能分析
功能分析以GROUP_SELECT_LT命令為例。 GROUP_SELECT_LT命令是多卡操作中的組選命令，射頻卡接到此命令，卡內指定地址的數(shù)據(jù)與幀中提供的數(shù)據(jù)進行對比。若卡內數(shù)據(jù)較小，則返回射頻卡的64 bit序列號，否則不作任何響應。GROUP_SELECT_LT命令的命令號為03，地址設為0F，掩碼設為FF，64 bit數(shù)據(jù)全設為F，所以從MCU傳給FPGA的命令數(shù)據(jù)為03_0F_FF_FFFF_FFFF_FFFF_FFFF。原始數(shù)據(jù)經(jīng)過FPGA數(shù)字信號處理模塊處理后，就成了一幀基帶數(shù)據(jù)信號。驗證平臺將讀卡器發(fā)來的數(shù)據(jù)幀進行解碼，然后判斷指令并返回射頻卡的64 bit序列號，經(jīng)編碼后成一幀數(shù)據(jù)幀發(fā)送給讀卡器。讀卡器收到此幀后即解碼，并進行CRC校驗，若都沒有錯，則把解碼后的數(shù)據(jù)傳輸給MCU。
GROUP_SELECT_LT命令仿真波形圖如圖9所示，實驗證明可實現(xiàn)ISO/IEC 18000-6 Type B協(xié)議。
隨著RFID相關國際標準的確立(如ISO/IEC 18000)RFID的研發(fā)已成為國際性的課題。在諸多RFID工作頻段中，UHF頻段的RFID技術前景最為看好，也成為現(xiàn)今RFID技術領域研究的熱點。