基于FPGA的LED大屏幕控制系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

　　2 SDRAM乒乓式緩存的優(yōu)化

　　傳統(tǒng)的基于SDRAM的乒乓式緩存方案[1，2]都存在著數(shù)據(jù)讀寫操作復(fù)雜或者數(shù)據(jù)結(jié)構(gòu)調(diào)整局限性大的缺點(diǎn)。結(jié)合現(xiàn)有方案的優(yōu)點(diǎn)，本文提出了圖2所示的SDRAM數(shù)據(jù)緩存方案。

　　本系統(tǒng)的發(fā)送卡設(shè)計(jì)目標(biāo)是最大支持1280×1024分辨率、60 Hz刷新率的全彩數(shù)據(jù)發(fā)送，此時(shí)的像素頻率為：

　　即本方案滿足系統(tǒng)數(shù)據(jù)吞吐量的要求。由于兩個(gè)SDRAM中存儲(chǔ)相同數(shù)據(jù)，具有相同格式，所以SDRAM讀寫模塊可以同時(shí)向兩個(gè)SDRAM中寫入或讀出顯示數(shù)據(jù)，這樣兩塊SDRAM可以共用地址線，從而節(jié)省數(shù)十個(gè)FPGA IO端口，這是本方案的一大優(yōu)點(diǎn)。同時(shí)每塊SDRAM中劃分了兩個(gè)區(qū)，用以存放連續(xù)的兩幀圖像，可以根據(jù)LED顯示屏的具體要求，從SDRAM中讀出顯示數(shù)據(jù)，滿足系統(tǒng)靈活性的要求。