一種基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò)研究與設(shè)計(jì)

　　2.3 交叉點(diǎn)矩陣

　　設(shè)計(jì)一個(gè)多路交叉點(diǎn)矩陣， 目的是為了減少面積的使用。而另一種設(shè)計(jì)是支持復(fù)分解虛擬通道的交叉點(diǎn)連接。后一種方法，產(chǎn)生高網(wǎng)絡(luò)吞吐量，但要增加一個(gè)重要的復(fù)雜性開(kāi)關(guān)。交叉點(diǎn)支持并行連接，以及被用于通過(guò)中央仲裁器支持多個(gè)信號(hào)同時(shí)請(qǐng)求。并非所有的交叉點(diǎn)連接都是使用XY 路由算法。經(jīng)過(guò)邏輯優(yōu)化，如圖2 所示設(shè)計(jì)中實(shí)施簡(jiǎn)單的4 和2 輸入多路復(fù)用器開(kāi)關(guān)（分別是L、N、S、E 以及W 端口）。上述優(yōu)化方案減少了交叉點(diǎn)面積，使其使用的切片只有32 片。因此，達(dá)到路由器面積顯著減小的目的。

　　圖2 交叉點(diǎn)矩陣

　　輸入端口的分配方式將采用簡(jiǎn)單的Round-robin仲裁機(jī)制。對(duì)上一次接收過(guò)的或沒(méi)有用到的端口將給予最低優(yōu)先級(jí)，并排在隊(duì)列的最末端。將通過(guò)以下的方式提高路由器的性能：

　?。?）降低中央仲裁器的邏輯復(fù)雜度；

　?。?）盡量集中仲裁器，以減少req/grant 信號(hào)的數(shù)量。

　　在設(shè)計(jì)中減少邏輯復(fù)雜度以及布線， 從而減少數(shù)據(jù)堵塞，達(dá)到提高性能以及減低功耗的效果。

　　3 性能分析

　　利用Virtex-4 系列中XC4VLX100-11[4]設(shè)備進(jìn)行設(shè)計(jì)， 利用Xilinx ISE 8.2i 進(jìn)行綜合布局布線。使用ModelSim 6.1c[5]驗(yàn)證所設(shè)計(jì)的功能。設(shè)置了單一時(shí)鐘和多時(shí)鐘進(jìn)行了模擬，分析多時(shí)鐘片上網(wǎng)絡(luò)的性能。由于路由器是直接連接到內(nèi)核， 所以沒(méi)必要考慮片與片之間的延時(shí)而去估計(jì)最高的頻率。所設(shè)計(jì)是由一個(gè)路由功能模塊（RFM）執(zhí)行[6]，用以準(zhǔn)確地估計(jì)工作頻率，基本路由器的單機(jī)版工作頻率可到達(dá)357MHz。因此8bits 通道的路由器的吞吐量最高可達(dá)2.85Gbits/s。在所設(shè)計(jì)的路由器中， 頭數(shù)據(jù)片前進(jìn)到下一個(gè)節(jié)點(diǎn)，而剩下的數(shù)據(jù)片以流水線方式流通。在計(jì)劃中，網(wǎng)絡(luò)延時(shí)僅僅與路徑長(zhǎng)度H（跳躍點(diǎn)數(shù)量）有關(guān)。在信道爭(zhēng)用的情況下，網(wǎng)絡(luò)延時(shí)L 可以用以下方式計(jì)算：

　　L = 7×H + B/w （1）

　　公式（1）中，B 是數(shù)據(jù)包的字節(jié)數(shù)，w 是每個(gè)時(shí)鐘周期轉(zhuǎn)換的字節(jié)數(shù)。參數(shù)7 是在多時(shí)鐘片上網(wǎng)絡(luò)路由器中安裝在每個(gè)路由器跳延遲支付。這個(gè)延時(shí)是因?yàn)榛跀?shù)據(jù)包中的頭數(shù)據(jù)片的解碼和仲裁執(zhí)行所導(dǎo)致的。