基于計(jì)數(shù)器的隨機(jī)單輸入跳變測(cè)試序列生成

　　由表1可知：

　　(1)隨著時(shí)鐘頻率的提高，譯碼器的平均動(dòng)態(tài)功耗不斷地增加，這與理論分析公式(1)相符。

　　(2)與MSIC測(cè)試序列相比，RSIC測(cè)試序列在不同的時(shí)鐘頻率下均可降低測(cè)試時(shí)的動(dòng)態(tài)功耗。

　　由于BIST的廣泛使用，對(duì)其進(jìn)行低功耗設(shè)計(jì)的研究非常活躍，已經(jīng)成為一個(gè)很重要的研究方向，但是通過降低電源電壓VDD和時(shí)鐘頻率f來降低測(cè)試期間的功耗是不可取的，因?yàn)檫@樣會(huì)影響電路的性能及測(cè)試的效率。而減少電路的開關(guān)翻轉(zhuǎn)活動(dòng)率的幾率因子?琢不會(huì)影響測(cè)試的正常進(jìn)行。本文的研究表明單輸入跳變測(cè)試序列相對(duì)于多輸入跳變具有更高的相關(guān)性，在測(cè)試的過程中可以有效地減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開關(guān)翻轉(zhuǎn)活動(dòng)率?琢，達(dá)到降低測(cè)試功耗的目的。

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