可重構(gòu)技術(shù)及基于FPGA的可重構(gòu)智能儀器設(shè)計(jì)

　　2.2 控制核

　　在基于 FPGA 的可重構(gòu)智能儀器中，EP2C35F672C6 是整個(gè)系統(tǒng)的核心，為了實(shí)現(xiàn)FPGA 與其他芯片、器件的正確通信、數(shù)據(jù)交換，需要在FPGA 上配置Nios II 軟核處理器以及其 他控制器核。

　?。ㄒ唬㎞ios II 嵌入式處理器的設(shè)置。首先在Quartus II 下建立一個(gè)Project，在SOPC Builder 中選擇組件列表中的Nios II Processor-Altera Corporation，考慮到芯片的性能以及資 源利用率，選擇Nios II/s（標(biāo)準(zhǔn)型）CPU，在Cache Tightly Coupled Memories 標(biāo)簽下設(shè)置 Instruction Cache 為4KB。在JTAG Debug Module 標(biāo)簽下選擇Level 3，可設(shè)置2 個(gè)硬斷點(diǎn)、 2 個(gè)數(shù)據(jù)觸發(fā)、指令跟蹤和片上系統(tǒng)。整個(gè)Debug 模塊將占用2400～2700 個(gè)LE，4 個(gè)M4K。

　　（二）添加SDRAM 控制器內(nèi)核。在SOPC Builder 組件選擇欄中選擇Avalon Components→Memory→SDRAM Controller，加入SDRAM 控制器核，。在Data Width（數(shù)據(jù) 總線寬度）下拉列表框中選擇16Bits，其余設(shè)置不變，因?yàn)槎紳M足SDRAM 芯片IS42S16400 的參數(shù)要求。Timing 選項(xiàng)卡的參數(shù)也滿足芯片要求，不必修改。

　　（三）添加 Flash 控制器。在對(duì)硬件系統(tǒng)進(jìn)行編程控制時(shí)，F(xiàn)lash 用于存儲(chǔ)應(yīng)用程序。 在SOPC Builder 的組件選擇欄中選擇Avalon Components→Bridge→Avalon Tri-State Bridge， 加入Avalon 三態(tài)總線橋； 在SOPC Builder 的組件選擇欄中選擇AvalonComponents→Memery→Flash Memery（Common Flash Interface），添加CFI 控制器。

　?。ㄋ模?定時(shí)器設(shè)置。在SOPC Builder 組件選擇欄中選擇Avalon Components→Other→Interval timer，加入定時(shí)器核。定時(shí)器的硬件配置選項(xiàng)會(huì)影響定時(shí)器的 硬件結(jié)構(gòu)，SOPC 提供了簡(jiǎn)單周期中斷配置、完全功能配置和看門狗配置三種硬件配置。

　?。ㄎ澹┨砑?SPI 核。采用的A/D 轉(zhuǎn)換芯片和D/A 轉(zhuǎn)換芯片都是基于SPI 總線進(jìn)行數(shù)據(jù) 傳輸?shù)?，要?shí)現(xiàn)Nios II 系統(tǒng)對(duì)轉(zhuǎn)換芯片的控制必須添加SPI 核。在SOPC Builder 組件選擇 欄中選擇Avalon Components→Communication→SPI（3 Wire Serial），配置SPI 核。由于用到 的模數(shù)轉(zhuǎn)換芯片AD7810 和數(shù)模轉(zhuǎn)換芯片AD5611 對(duì)于Nios II 系統(tǒng)來說都是從SPI 器件， 所以在FPGA 中添加兩個(gè)主SPI 核分別控制A/D 和D/A 轉(zhuǎn)換芯片。

　　2.3 可重構(gòu)配置文件生成

　　在完成可重構(gòu)智能儀器的各個(gè)控制器核之后，要生成相應(yīng)的配置文件，才能配置FPGA 芯片，使其實(shí)現(xiàn)各種功能。

　　配置是對(duì) FPGA 的內(nèi)容進(jìn)行編程的一個(gè)過程。目前大部分FPGA 都是基于SRAM 工藝 的，而SRAM 工藝的芯片在掉電后信息就會(huì)丟失，需要外加專用配置芯片，在上電時(shí)，由 這個(gè)專用配置芯片把配置數(shù)據(jù)加載到FPGA 中，之后FPGA 就可以正常工作了。

　　在被動(dòng)模式（PS）方式下，F(xiàn)PGA 處于完全被動(dòng)的地位。FPGA 接收配置時(shí)鐘、配置命 令和配置數(shù)據(jù)，給出配置的狀態(tài)信號(hào)以及配置完成指示信號(hào)等。PS 配置時(shí)序如圖2 所示：

　　根據(jù) SOPC Builder 中對(duì)FPGA 添加的各種控制器核，利用Quatus II 軟件例化Nios II 處 理器，生成了完整的FPGA 內(nèi)部頂層模塊圖，如圖3 所示。然后利用引腳規(guī)劃器Pin Planner 對(duì)其進(jìn)行引腳分配。最后用進(jìn)行Compilation，生成.sof 和.pof 配置文件，完成硬件設(shè)計(jì)。