基于FPGA的并行多通道激勵(lì)信號(hào)產(chǎn)生模塊

　　3.2.3 信號(hào)產(chǎn)生和調(diào)理輸出

　　信號(hào)產(chǎn)生和調(diào)理輸出部分的作用是通過(guò)接收控制命令對(duì)各通道的DDS電路進(jìn)行控制。經(jīng)過(guò)FIFO緩沖的16位來(lái)自用戶的控制命令FIFO_DATA，由數(shù)據(jù)控制部分識(shí)別、解析、校驗(yàn)后傳輸?shù)綌?shù)據(jù)串／并轉(zhuǎn)換模塊，串／并轉(zhuǎn)換模塊按照數(shù)據(jù)格式的要求將其轉(zhuǎn)換為2位通道地址總線部分(c1，c0)、6位DDS寄存器地址總線部分(d5～d0)和8位數(shù)據(jù)總線部分(d7～d0)，組成16位控制字，如下所示：

　　由2位的通道地址選中命令接收通道，6位的DDS寄存器地址總線輸出后控制AD9854的寄存器的0x00～0x27單元，8位的數(shù)據(jù)總線傳輸波形產(chǎn)生信息和增益控制信息。其中6位的地址總線除了作為DDS寄存器地址外，還用于同步狀態(tài)的設(shè)置。當(dāng)?shù)刂房偩€為0x3F時(shí)，控制器進(jìn)入同步設(shè)置狀態(tài)，此刻的8位數(shù)據(jù)總線用于傳輸同步設(shè)置內(nèi)容。圖5為并行多通道波形產(chǎn)生模塊的部分狀態(tài)轉(zhuǎn)換圖。

　　圖6為信號(hào)產(chǎn)生和調(diào)理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線，DDSD1～DDSD4為8位的數(shù)據(jù)總線，DDSclk為同步時(shí)鐘。通過(guò)同步設(shè)置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時(shí)鐘的2分頻。從圖中可看出，此次是對(duì)1、3通道進(jìn)行信號(hào)產(chǎn)生的控制，而沒(méi)有對(duì)2、4通道進(jìn)行操作。同時(shí)將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅(qū)動(dòng)DDSAl輸出0x01，DDSD1輸出0x25。

　　4 模塊測(cè)試

　　首先對(duì)各通道的信號(hào)產(chǎn)生電路進(jìn)行單獨(dú)的測(cè)試，然后任意選擇2路通道產(chǎn)生獨(dú)立的激勵(lì)信號(hào)，再分別選擇3路和4路通道進(jìn)行測(cè)試。進(jìn)行以上測(cè)試測(cè)得模塊各通道間異步工作正常，而后進(jìn)行通道同步測(cè)試。設(shè)置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設(shè)置模塊，設(shè)置通道選擇和通道輸出頻率后，對(duì)同步通道進(jìn)行測(cè)試，測(cè)得同步通道模塊工作正常，滿足設(shè)計(jì)要求。

　　圖7為7個(gè)通道同時(shí)輸出波形的測(cè)試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨(dú)立輸出的方波。測(cè)試后發(fā)現(xiàn)，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵(lì)信號(hào)的能力。

　　結(jié) 語(yǔ)

　　本文以并行多通道信號(hào)產(chǎn)生模型為依據(jù)，設(shè)計(jì)并實(shí)現(xiàn)了以FPGA為核心器件的并行多通道信號(hào)產(chǎn)生模塊，主要包括FPGA系統(tǒng)設(shè)計(jì)和多通道波形產(chǎn)生模塊設(shè)計(jì)。通過(guò)模塊測(cè)試后發(fā)現(xiàn)，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵(lì)信號(hào)的能力。在后續(xù)的研究中，以產(chǎn)生各種復(fù)雜的激勵(lì)信號(hào)為主，并通過(guò)增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機(jī)制，充分挖掘各通道的并行特性。