用EDA設(shè)計全數(shù)字三相昌閘管觸發(fā)器IP軟核

　　2.2 IP軟核設(shè)計思路

　　采用層次化的設(shè)汁思想，將模塊分為頂層模塊和子模塊，各模塊均使用VHDL語言進(jìn)行設(shè)計。頂層模塊(Trigger)決定整個設(shè)計的輸入／輸出接口和各個子模塊的連接關(guān)系。設(shè)計思路為：移相角的輸入由并行的16位數(shù)據(jù)線輸入，并保存在移相角寄存器中；A、B、C三相輸入作為移相觸發(fā)輸出的基準(zhǔn)，根據(jù)移相角寄存器中的延時值對相應(yīng)晶閘管的觸發(fā)脈沖進(jìn)行延時；觸發(fā)脈沖由VTl～VT6輸出，CLK是時鐘輸入，SOUT是周期為3．3ms的同步輸出。共有4個子模塊s_pulse、ph_adp、delayer和word。

　　s_pulse模塊將A、B、C_三相輸入通過D觸發(fā)器實現(xiàn)時鐘同步，由TAF_EN信號輸入作為移相角的更新使能。當(dāng)TAF_EN為1時，用并行的l6位數(shù)據(jù)口D0～D15的數(shù)據(jù)更新移相角寄存器中的數(shù)值。

　　ph_adp模塊根據(jù)A、B、C三相輸入完成相序的判斷。相序的判斷基于以下算法；當(dāng)A相(U-V)的上升沿到來時，如果A、B、C三相輸入的電平為101，則為正相序(U、V、W)輸入；如果A、B、C三相輸入的電平為110，則為負(fù)相序(U、W、V)輸入。模塊輸出信號ps、ns分別作為正、負(fù)相序的標(biāo)志。

　　delayer模塊產(chǎn)生寬度為O．8 ms的觸發(fā)脈沖。觸發(fā)脈沖的產(chǎn)生分別以三相輸入的上升、下降沿為基準(zhǔn)，根據(jù)移相角寄存器中的值，由CLK觸發(fā)的計數(shù)器完成6個觸發(fā)脈沖的延時。例如：以同步輸入A相的上升沿為基準(zhǔn)，由CLK觸發(fā)計數(shù)器開始計數(shù)，當(dāng)計數(shù)值達(dá)到移相角寄存器中的值后，送出一個寬度為0．8 ms的觸發(fā)脈沖VTl；三相輸入的上升、下降沿分別采用各自的計數(shù)器。

　　word模塊完成觸發(fā)脈沖的調(diào)制。調(diào)制頻率為10 kHz，使得每個觸發(fā)脈沖內(nèi)有8個子脈沖，通過脈沖變壓器對6個晶閘管的門極控制，并根據(jù)相序標(biāo)志ps、ns以正確的順序送出觸發(fā)脈沖。

　　正相序時的觸發(fā)脈沖順序為：VTl→VT2→VT3→VT4→VT5→VT6→VTl。

　　負(fù)相序時的觸發(fā)脈沖順序為：VT6→V15→VT4→VT3→VT2→VT1→VT6。

　　2．3 IP軟核設(shè)計實現(xiàn)

　　本設(shè)計中，IP軟核由VHDL語言編寫實現(xiàn)，使用synplicity公司的Synplify Pro完成編譯和綜合。綜合以后的RTL級系統(tǒng)框圖如圖4所示。

　　可以根據(jù)具體系統(tǒng)所用的不同器件進(jìn)行綜合，再使用不同器件廠商的布局布線工具產(chǎn)生編程文件，然后下載到具體器什中，就完成了該IP軟核的應(yīng)用實現(xiàn)。

　　3 IP軟核的仿真及驗證

　　為了驗證該IP軟核的邏輯功能，需要對其進(jìn)行功能仿真。編寫testbench，在仿真軟件Modelsim中對頂層模塊進(jìn)行功能模塊。使用testbench可以對所設(shè)計的功能模塊進(jìn)行靈活的仿真，以檢驗IP軟核在正、負(fù)相序輸入以及各種移相角時的輸出是否正確。圖5和圖6分別為正、負(fù)相序輸入時移相角為120°的仿真波形。

　　由仿真結(jié)果可以看出，該IP核的邏輯功能正確。用QuARTUSII進(jìn)行編譯后，下載到Altera公司的新一代CPLDMAXII系列的EPMl270中，能夠?qū)崿F(xiàn)精確的移相以及相序自適應(yīng)。

　　4 結(jié)論

　　按照IP軟核的設(shè)計流程，完成了全數(shù)字二二相晶閘管移相觸發(fā)器的設(shè)計。該方法解決了不同移相范圍觸發(fā)脈沖輸出的問題，并實現(xiàn)了相序自適應(yīng)，為三相晶閘管移相觸發(fā)電路的應(yīng)用提供了有效的可復(fù)用設(shè)計手段，使得整個控制系統(tǒng)的設(shè)計得以簡化。該IP軟核的設(shè)計已成功應(yīng)用于基于TMS320LF2407A的直流電機(jī)調(diào)速系統(tǒng)中。