一種基于FPGA的新型數(shù)字電壓表研究與設(shè)計

　　4．2 信號采樣周期自調(diào)整算法

　　為協(xié)調(diào)好數(shù)據(jù)精度和系統(tǒng)負(fù)擔(dān)兩者之間的關(guān)系，對于疊加周期信號的輸入信號Vi，規(guī)定單個周期的數(shù)據(jù)采集不少于8個點(diǎn)，因此要對AD0809的采樣周期進(jìn)行自適應(yīng)調(diào)整。這里使用過零點(diǎn)檢測的方法，如果疊加信號的周期在0～25 Hz范圍內(nèi)，采樣周期為5 ms。疊加信號周期在25～50 Hz時，采樣周期為2 ms；疊加信號周期在50～100 Hz時，采樣周期為1 ms。

　　設(shè)采樣周期的初始值為2 ms，采樣數(shù)為100點(diǎn)。則有：首先采集100個數(shù)據(jù)，計算平均值，作為輸入信號Vi的均估值(平均值的估計值)；再采集100個數(shù)據(jù)，與Vi的均估值進(jìn)行比較，計算過零點(diǎn)的數(shù)量并統(tǒng)計；根據(jù)此數(shù)量，調(diào)整采樣周期，當(dāng)此數(shù)量大于20時，令采樣周期為1 ms。當(dāng)此數(shù)量不大于10時，令采樣周期為5 ms。其他令采樣周期為2 ms。

　　4．3 檢測疊加信號周期算法

　　依舊采用檢測過零點(diǎn)的數(shù)目來檢測周期。

　　設(shè)采集的數(shù)據(jù)點(diǎn)為1O0個，計算均值，作為輸入信號Vi的均估值；再采集數(shù)據(jù)，與Vi的均估值進(jìn)行比較，計算過零點(diǎn)的數(shù)量并統(tǒng)計，同時統(tǒng)計每個數(shù)據(jù)過零點(diǎn)的時刻；檢測到三個過零點(diǎn)時，判斷其是否符合均勻分布，判斷是否檢測到一個周期。若檢測到一個周期，則停止檢測并計算此周期，否則繼續(xù)檢測。若檢測到相當(dāng)數(shù)量的數(shù)據(jù)點(diǎn)，過零點(diǎn)數(shù)量仍小于3個，則認(rèn)為輸入信號為直流信號。

　　5 程序流程

　　程序流程如圖6所示。

　　6 測試結(jié)果分析

　　采用高精度數(shù)字多用表UT88B輸出值作為標(biāo)準(zhǔn)值。由表1所示。

　　由數(shù)據(jù)對比可以看出，在O～5 V檔位上，該數(shù)字電壓表的誤差基本在O．01 V內(nèi)。在O～50 V檔位上，誤差有所增大，但也控制在O．02 V以內(nèi)，體現(xiàn)了ADC0809的轉(zhuǎn)換精度，電路整體設(shè)計合理可靠。至于O．02 V以內(nèi)的偏差，可修改程序，采用軟件的方法進(jìn)行數(shù)據(jù)校正，也可以進(jìn)一步校正A／D的基準(zhǔn)電壓。

　　7 結(jié)語

　　利用現(xiàn)場可編程門陣列技術(shù)，設(shè)計了該新型數(shù)字式電壓表。用軟件替代諸多硬件，在一塊高性能FPGA芯片上，實(shí)現(xiàn)采樣時序的控制、檔位的判斷選擇、碼制的轉(zhuǎn)換和LCD驅(qū)動，極大地提高了系統(tǒng)集成度和可靠性。文中重點(diǎn)介紹了檔位電路和FPGA內(nèi)部模塊的設(shè)計以及關(guān)鍵算法的實(shí)現(xiàn)步驟。由測試結(jié)果，可看出該儀表測量范圍較寬，測量精度較高，能夠滿足物理實(shí)驗(yàn)中電量的測量要求。經(jīng)實(shí)際使用證明，系統(tǒng)運(yùn)行穩(wěn)定、操作方便。為了方便電壓表系統(tǒng)與計算機(jī)直接通信，還可進(jìn)一步增加RS 232接口，進(jìn)行電平轉(zhuǎn)換，可將測得的數(shù)據(jù)實(shí)時導(dǎo)入計算機(jī)中使用。