基于FPGA的高速A/D轉(zhuǎn)換芯片ADC08D1000應用
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美國國家半導體公司的超高速ADC-ADC08D1000是一款高性能的模/數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu),每個通道的最大采樣率可達到1.6 GHz,并能達到8位的分辨率;采用雙通道“互插”模式時,采樣速率可達2 GSPS;采用128腳LQFP封裝,1.9 V單電源供電;具有自校準功能,可通過普通方式或擴展方式對其進行控制;可工作在SDR,DDR等多種模式下。下面對該芯片進行詳細介紹。
1 ADC08D1000的結(jié)構(gòu)和管腳說明
1.1 ADC08D1000的結(jié)構(gòu)
ADC08D1000的結(jié)構(gòu)如圖1所示,主通道由輸入多路模擬開關(guān)、采樣保持電路、8位ADC和1:2分離器/鎖存器組成。它共有兩路相同的通道。控制邏輯由普通方式或擴展方式進行配置,對整個芯片進行控制。
1.2 ADC08D1000的管腳說明
ADC08D500采用128腳LQFP封裝,管腳圖見圖2。
其關(guān)鍵管腳說明如下:
(1)OUTV/SCLK:輸出電壓幅度/串行接口時鐘。高電平時,DCLK和數(shù)據(jù)信號為普通差分幅度;接地時,差分幅度會降低,從而減少功耗。當擴展控制模式開啟時,此腳為串行時鐘腳。
(2)OUTEDGE/DDR/SDATA:DCLK時鐘沿選擇/DDR功能選擇/串行數(shù)據(jù)輸入。當此腳連接到1/2 VA或者懸空時,進入DDR模式。擴展控制模式時,這個腳作為SDATA輸入。
(3)DCLK_RST:DCLK的復位。一個正脈沖可以復位和同步多片ADC中的DCLK輸出。
(4)PD/PDQ:低功耗模式管腳。邏輯高電平加在此腳會使芯片進入休眠狀態(tài),當邏輯高電平加在PDQ上只會使Q通道ADC進入休眠狀態(tài)。
(5)CAL:校準過程初始化引腳。
(6)FSR/ECE:全量程選擇以及擴展控制模式選擇,在非擴展控制模式,邏輯低電平會把全量程差分輸入范圍(峰峰值)設(shè)置為650 mV;邏輯高電平會把全量程差分輸入范圍(峰峰值)設(shè)置為870 mV。當此腳連接到1/2VA或者懸空時,進入擴展控制模式。
(7)CLK+/CLK-:ADC的LVDS時鐘輸入。這個差分時鐘信號必須是交流耦合的。輸入信號將在CLK+的下降沿被采樣。
(8)VINI+/VINI-/VINQ+/VINQ-:ADC的模擬輸入腳。
(9)CalRun:校準運行指示。高電平有效。
(10)DI/DQ/DId/DQd:I通道和Q通道的LVDS數(shù)據(jù)輸出。
(11)OR+/OR-:輸入溢出指示。
(12)DCLK+/DCLK-:差分時鐘輸出,用于將輸出數(shù)據(jù)鎖存。延遲和非延遲輸出數(shù)據(jù)與此信號同步。當工作在SDR模式時,這個信號的速率為1/2輸入時鐘速率;當工作在DDR模式時,這個信號為1/4輸入時鐘速率。
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