VHDL設計中信號與變量問題的研究

　　在VHDL程序設計中，可以充分利用信號或變量的系統(tǒng)默認值，來靈活實現(xiàn)設計目標。本文從應用的角度舉例說明了VHDL設計中信號與變量的區(qū)別，以及正確的使用方法，并介紹了為信號或變量賦予初始值的技巧。

　　概述

　　隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進行芯片或系統(tǒng)設計已不能滿足要求，迫切需要提高設計效率，因此能大大降低設計難度的VHDL設計方法被越來越廣泛地采用。用VHDL語言設計系統(tǒng)的主要方法是：設計者根據(jù)VHDL的語法規(guī)則，對系統(tǒng)目標的邏輯行為進行描述，然后通過綜合工具進行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進行邏輯功能仿真和系統(tǒng)時延的仿真，最后把設計的程序下載到芯片中，成功地實現(xiàn)系統(tǒng)功能。

　　在VHDL設計中，最常用的數(shù)據(jù)對象主要有三種：信號(signal)、變量(variable)和常數(shù)(constant)。信號是電子電路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動方向說明以外，其他性質(zhì)幾乎和“端口”一樣；信號是一個全局量，它可以用來進行進程之間的通信。變量只能在進程語句、函數(shù)語句和過程語句結(jié)構(gòu)中使用，是一個局部量。

　　在VHDL語言中，對信號賦值是按仿真時間進行的，到了規(guī)定的仿真時間才進行賦值，而變量的賦值是立即發(fā)生的。下面的例子是從賦初值的角度說明信號與變量的這種區(qū)別的。

　　例如用VHDL語言實現(xiàn)初值為A的十六進制的16個數(shù)的循環(huán)顯示。

　　對于如此的設計要求，如果用變量實現(xiàn)，則VHDL程序如下。