基于高速幀同步和相位模糊估計(jì)法的FPGA實(shí)現(xiàn)

　　用Matlab仿真測(cè)試結(jié)果如下：在各個(gè)偏移相位下比特信噪比從6～20 dB，在未做前后方保護(hù)的情況下做104次仿真。有假同步概率為0；同步概率為1；失步概率為0。這樣加上系數(shù)為3的前后方保護(hù)后，相當(dāng)于做1012次仿真。有假同步概率為0；同步概率為1；失步概率為0。由上可見(jiàn)，理論分析和仿真實(shí)驗(yàn)得到的性能均滿足系統(tǒng)的要求。

　　4 實(shí)現(xiàn)相位模糊估計(jì)的高速幀同步器結(jié)構(gòu)與FPGA實(shí)現(xiàn)

　　實(shí)際應(yīng)用中符號(hào)速率為320 MSPS，8PSK調(diào)制信號(hào)的幀同步碼長(zhǎng)為58，幀長(zhǎng)為2 660個(gè)調(diào)制符號(hào)。整個(gè)結(jié)構(gòu)流程描述如下：

　　(1)首先將320 MHz的接收數(shù)據(jù)進(jìn)行1：2串／并轉(zhuǎn)換，將數(shù)據(jù)速率降低為160 MHz，得到Q0，Q1兩路并行數(shù)據(jù)。這樣保證了系統(tǒng)的主要功能模塊是較低速實(shí)現(xiàn)的，而只有少量接口模塊需要考慮高速問(wèn)題。

　　(2)待檢測(cè)數(shù)據(jù)的準(zhǔn)備

　　首先緩存串／并轉(zhuǎn)換前的57個(gè)數(shù)據(jù)，得到buf57。然后將該緩存數(shù)據(jù)與并行輸出數(shù)據(jù)Q0，Q1進(jìn)行組合來(lái)形成58個(gè)待檢測(cè)數(shù)據(jù)。方法如下：

　　這樣就產(chǎn)生了2組各58個(gè)并行數(shù)據(jù)，用于與本地同步碼進(jìn)行相關(guān)運(yùn)算。

　　(3)將待檢測(cè)數(shù)據(jù)送入相關(guān)檢測(cè)器，使用簡(jiǎn)化的相關(guān)算法和兩個(gè)門(mén)限的判決方法，可以得到峰值脈沖并估計(jì)出相位模糊值。

　　由于相關(guān)值的計(jì)算僅與接收符號(hào)和本地同步碼的相位有關(guān)，所以在FPGA實(shí)現(xiàn)時(shí)，可以以相位為地址，精心設(shè)計(jì)RAM，直接查表得到三角值。之后用IPcore生成加法器，對(duì)三角值求和得到相關(guān)值的實(shí)部和虛部。將相關(guān)值的實(shí)部和虛部分別與設(shè)定的threshold_0，threshold_1進(jìn)行比較，以比較結(jié)果為地址，根據(jù)表1的判決邏輯設(shè)計(jì)RAM初始值。這樣就可根據(jù)比較結(jié)果直接查RAM得到峰值脈沖和相位模糊值。