基于FPGA的PXA270外設(shè)時序轉(zhuǎn)換接口設(shè)計
圖3為COM20020的時序原理圖,從時序分析可得出如下設(shè)計方案:DIR用于指示操作是讀還是寫,DIR=‘1’為讀,否則為寫。在操作前先對DIR 賦值;在EN有效時選擇CS,CLK的下一次上升沿變?yōu)橛行А_@樣是給寫操作對COM20020數(shù)據(jù)總線準備數(shù)據(jù)之用,不影響讀操作;DS選擇在CS有效的下一個CLK上升沿變?yōu)橛行?,但在CS無效前兩個時鐘周期給出上升沿,以滿足“片選信號CS必須先于DS至少5 ns,并且只能在DS無效之后恢復(fù)為高電平”,并且DS中間應(yīng)有至少60ns的時鐘寬度,因而保持3個CLK周期有效。圖4為CommandGenerator時序仿真圖。采用計數(shù)器進行時序同步。以下給出VHDL源代碼。
圖5為批數(shù)據(jù)從WRRAM向外設(shè)傳送的連續(xù)時鐘產(chǎn)生和自動地址生成原理圖。其中,lpm_counter0為帶有異步清零和進位信號的增計數(shù); AutoAccessDataNumsOnce在EN='1'時,產(chǎn)生一次批傳送時鐘,根據(jù)COM20020的長短數(shù)據(jù)包傳送要求,在CCESSTYPE =‘1’時傳送長數(shù)據(jù)包(512 B),否則傳送短數(shù)據(jù)包(256 B)。FRE信號同時提供WRRAM的rdclock和lpm_counter0的clock信號。
圖6為一次批數(shù)據(jù)向RAM中寫,而后啟動DMA傳輸,將數(shù)據(jù)從RAM送至COM20020的時序仿真。在WRCLOCK上升沿時,RAM將datain總線上的數(shù)據(jù)存儲到WR_AD-DRESS所指向的字節(jié)地址空間,WRCLOCK信號是由PXA270的WE信號與分配給RAM的片選信號(高電平有效)相與而得。對RAM進行
3.3 對外設(shè)指定寄存器操作
對外設(shè)指定寄存器操作比批數(shù)據(jù)傳送實現(xiàn)簡單,只需將操作次數(shù)降為1次,并對 COM20020的A2~A0提供相應(yīng)的地址即可。指定寄存器操作將數(shù)據(jù)存儲在RAM的高512字節(jié)空間,并且只占用其中低8個字節(jié),在PXA270編程時,需確保PXA270送入RAM的地址與命令寄存器中的RAM存儲地址COMMANDBYTE[2..0]相對應(yīng)。
4 結(jié)論
本設(shè)計解決ARCNET協(xié)議專用器件應(yīng)用于列車通信網(wǎng)絡(luò)中的時序匹配問題,實現(xiàn)了PXA270處理器與COM20020的時序轉(zhuǎn)換。此外,對擴展其他總線訪問類型提供了參考框架,可通過修改CommandGenerator中COM20020時序,實現(xiàn)不同外設(shè)總線訪問類型的擴展;修改 AutoAccessDataNun-sOnce中的ACCESSTYPE,可配置批數(shù)據(jù)操作的數(shù)據(jù)種類。
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