采用FPGA設(shè)計SDH光傳輸系統(tǒng)設(shè)備時鐘
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SDH設(shè)備時鐘(SEC)是SDH光傳輸系統(tǒng)的重要組成部分，是SDH設(shè)備構(gòu)建同步網(wǎng)的基礎(chǔ)，也是同步數(shù)字體系(SDH)可靠工作的前提。SEC的核心部件由鎖相環(huán)構(gòu)成。網(wǎng)元通過鎖相環(huán)跟蹤同步定時基準(zhǔn)，并通過鎖相環(huán)的濾波特性對基準(zhǔn)時鐘在傳輸過程中產(chǎn)生的抖動和漂移進(jìn)行過濾。而當(dāng)基準(zhǔn)源不可用時，則由SEC提供本地的定時基準(zhǔn)信息，實現(xiàn)高質(zhì)量的時鐘輸出。
SEC需要滿足ITU-T G.813建議[1]中的相關(guān)指標(biāo)要求。SEC可以工作在自由振蕩、跟蹤、保持三種模式下，并且能夠在三種模式之間進(jìn)行平滑切換。由于ITU-T G.813建議規(guī)定的SEC帶寬較窄（-3db帶寬在1～10Hz內(nèi)），且需要在三種工作模式下輸出穩(wěn)定的時鐘，同時還要保證在三種模式切換過程中輸出時鐘穩(wěn)定（即平滑切換），采用
本文介紹一種采用單片現(xiàn)場可編程門陣列(FPGA)芯片實現(xiàn)SEC功能的方案，在此將用FPGA設(shè)計的SEC功能芯片命名為TSP8500。
1 TSP8500芯片內(nèi)部結(jié)構(gòu)及設(shè)計原理
TSP8500芯片采用Altera公司的EP2C5T144-8 FPGA實現(xiàn)。芯片的內(nèi)部結(jié)構(gòu)框圖如圖1所示。
TSP8500提供兩類時鐘輸出接口：①給SDH網(wǎng)元系統(tǒng)中各功能模塊提供38.88MHz系統(tǒng)時鐘sysclkout和2kHz系統(tǒng)幀頭信號sysfpout；②給其他網(wǎng)元設(shè)備提供2.048MHz的外同步輸出基準(zhǔn)時鐘ext_clk_out。
該芯片需要外部輸入一路19.44MHz的本地時鐘，通過FPGA的內(nèi)部PLL(鎖相環(huán)1)倍頻后得到311.04MHz高速時鐘，作為芯片內(nèi)部數(shù)字鎖相環(huán)的工作時鐘。當(dāng)所有參考源丟失時，為保證SEC仍然能夠輸出高質(zhì)量的時鐘，本地時鐘一般采用高穩(wěn)定度的溫補(bǔ)晶振(TCXO)或者恒溫晶振（OCXO）提供。
該芯片還提供
1.1 系統(tǒng)時鐘的設(shè)計實現(xiàn)
從圖1可以看出，芯片輸出的系統(tǒng)時鐘sysclkout，主要由一路全數(shù)字鎖相環(huán)（ADPLL）[4]、主備互鎖模塊（實際上也是一路ADPLL）和FPGA的內(nèi)部PLL (鎖相環(huán)2)共同完成。
該芯片可以從輸入時鐘中任選1路作為參考時鐘進(jìn)行跟蹤。應(yīng)用該芯片時，用戶通過微處理器接口設(shè)置參考源的優(yōu)先級表（Priority table）后，芯片便可根據(jù)參考源的質(zhì)量等級自動選擇最優(yōu)的參考源進(jìn)行鎖相跟蹤。
在TSP8500芯片中設(shè)計的ADPLL和其他類型的鎖相環(huán)結(jié)構(gòu)基本一致，主要由鑒相器、邏輯濾波器和數(shù)控時鐘產(chǎn)生器三部分組成。SEC要求在保持模式下仍然能夠輸出高質(zhì)量的時鐘，所以在用于產(chǎn)生系統(tǒng)時鐘的ADPLL中，增加了保持?jǐn)?shù)據(jù)模塊。
系統(tǒng)時鐘工作在跟蹤模式時，通過ADPLL環(huán)路實現(xiàn)輸出系統(tǒng)時鐘和參考時鐘的同步。同時，將頻率控制字?jǐn)?shù)據(jù)保存在FPGA內(nèi)部自帶的RAM中（即圖1中的保持?jǐn)?shù)據(jù)模塊）。當(dāng)所有參考源丟失時，SEC進(jìn)入保持工作模式，芯片將保持?jǐn)?shù)據(jù)模塊中保存的頻率數(shù)據(jù)按先進(jìn)后出的方式取出，對數(shù)控時鐘產(chǎn)生器進(jìn)行控制，保證了系統(tǒng)時鐘在保持模式下仍然能夠輸出高質(zhì)量的時鐘。
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